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Verilog HDL基础知识9之代码规范示例
- 2.Verilog HDL 代码规范 模板示例//******************************************************** // // Copyright(c)2016, ECBC // All rights reserved // // File name
- 关键字： FPGA verilog HDL 代码规范
Verilog HDL基础知识9之代码规范
- 1.RTL CODE 规范1.1标准的文件头在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。 统一使用以下的文件头：其中*为必需的项目//******************************************************** // // Copyright(c)2016, ECBC // All rights&nbs
- 关键字： FPGA verilog HDL 代码规范
Verilog HDL基础知识8之综合语句
- 可综合语句1.要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：2.不使用initial。3.不使用#10。4.不使用循环次数不确定的循环语句，如forever、while等。5.不使用用户自定义原语（UDP元件）。6.尽量使用同步方式设计电路。7.除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。8.用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。9.所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使
- 关键字： FPGA verilog HDL 综合语句
Verilog HDL基础知识7之模块例化
- Verilog使用模块（module）的概念来代表一个基本的功能块。一个模块可以是一个元件，也可以是低层次模块的组合。常用的设计方法是使用元件构建在设计中多个地方使用的功能块，以便进行代码重用。模块通过接口（输入和输出）被高层的模块调用，但隐藏了内部的实现细节。这样就使得设计者可以方便地对某个模块进行修改，而不影响设计的其他部分。在verilog中，模块声明由关键字module开始，关键字endmodule则必须出现在模块定义的结尾。每个模块必须具有一个模块名，由它唯一地标识这个模块。模块的端口列表则描述
- 关键字： FPGA verilog HDL 模块例化
Verilog HDL基础知识6之语法结构
- 虽然 Verilog 硬件描述语言有很完整的语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是 Verilog是描述硬件电路的，它是建立在硬件电路的基础上的。有些语法结构是不能与实际硬件电路对应起来的，比如 for 循环，它是不能映射成实际的硬件电路的，因此，Verilog 硬件描述语言分为可综合和不可综合语言。下面我们就来简单的介绍一下可综合与不可综合。(1) 所谓可综合，就是我们编写的Verilog代码能够被综合器转化为相应的电路结构。因此，我们常用可综合语句来描述数字硬件电路。(2) 所
- 关键字： FPGA verilog HDL 语法结构
Verilog HDL基础知识4之阻塞赋值 & 非阻塞赋值
- 阻塞赋值语句串行块语句中的阻塞赋值语句按顺序执行，它不会阻塞其后并行块中语句的执行。阻塞赋值语句使用“=”作为赋值符。 例子 阻塞赋值语句 reg x, y, z; reg [15:0] reg_a, reg_b; integer count; // 所有行为语句必须放在 initial 或 always 块内部 initial begin x
- 关键字： FPGA verilog HDL 阻塞赋值 非阻塞赋值
Verilog HDL基础知识4之wire & reg
- 简单来说硬件描述语言有两种用途：1、仿真，2、综合。对于wire和reg，也要从这两个角度来考虑。\从仿真的角度来说，HDL语言面对的是编译器（如Modelsim等），相当于软件思路。 这时： wire对应于连续赋值，如assignreg对应于过程赋值，如always，initial\从综合的角度来说，HDL语言面对的是综合器（如DC等），要从电路的角度来考虑。 这时：1、wire型的变量综合出来一般是一根导线；2、reg变量在always块中有两种情况：(1)、always后的敏感表中是（a or b
- 关键字： FPGA verilog HDL wire reg
Verilog HDL基础知识3之抽象级别
- Verilog可以在三种抽象级别上进行描述：行为级模型、RTL级模型和门级模型。行为级（behavior level）模型的特点如下。1、它是比较高级的模型，主要用于testbench。2、它着重于系统行为和算法描述，不在于系统的电路实现。3、它不可以综合出门级模型。4、它的功能描述主要采用高级语言结构，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL级（register tr
- 关键字： FPGA verilog HDL 抽象级别
Verilog HDL基础知识2之运算符
- Verilog HDL 运算符介绍算术运算符首先我们介绍的是算术运算符，所谓算术逻辑运算符就是我们常说的加、减、乘、除等，这类运算符的抽象层级较高，从数字逻辑电路实现上来看，它们都是基于与、或、非等基础门逻辑组合实现的，如下。/是除法运算，在做整数除时向零方向舍去小数部分。%是取模运算，只可用于整数运算，而其他操作符既可用于整数运算，也可用于实数运算。例子：我们在生成时钟的时候，必须需选择合适的timescale和precision。当我们使用“PERIOD/2”计算延迟的时候，必须保证除法不会舍弃小数部
- 关键字： FPGA verilog HDL 运算符
Verilog HDL简介&基础知识1
- Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用
- 关键字： FPGA verilog HDL EDA
实验22 4位串行累加器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验了解累加器的意义及原理方法（3）掌握使用Verilog HDL语言基于FPGA实现累加器的原理及实现方法实验任务设计一个4位串行累加器，电路原理框图如图所示，在开关K处设置串行输入数据，在CP端输入8个脉冲，将完成一次，两个四位串行数据的相加，结果存D-A中。实验原理根据上述电路框图，可以分割系统任务。累加器是一个具有特殊功能的二进制寄存器，可以存放计算产生的中间结果，省去了计算单元的读取操作，能加快计算单
- 关键字： 累加器 FPGA Lattice Diamond Verilog HDL
实验21：智力竞赛抢答器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握抢答器原理；（3）学习用Verilog HDL描述方法描述抢答器。实验任务本实验的任务是设计一个智力竞赛抢答器，带复位和主持人控制功能。一共4组选手，用开关k1,k2,k3,k4表示主持人复位开始抢答，获得抢答的选手显示对应led，答题时间超过30秒报警每位选手初始分数5分（RESET复位），主持人控制加分减分按键，每次增加或减少1分（最多9分），答题选手分数显示在数码管实验原理根据抢答器的功能，
- 关键字： 抢答器 FPGA Lattice Diamond Verilog HDL
实验20：步进电机2
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握步进电机技术与实现方法；（3）学习用Verilog HDL行为描述方法描述步进电机。实验任务本实验的任务设计一个步进电机运行控制电路，A、B、C、D分别表示步进电机的四相绕组，步进电机按四相四拍的方式运行。如要求电机正传时，控制端T＝1，电机的四相绕组的通电顺序为AC—DA—BD—CB—AC……如要求电机反传时，控制端T＝0，电机的四相绕组的通电顺序为AC—CB—BD—DA—AC……。实验原理为了
- 关键字： 步进电机 FPGA Lattice Diamond Verilog HDL
实验19：步进电机1
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握步进电机的原理和设计方法；（3）学习用Verilog HDL描述一个步进电机电路。实验任务本实验的任务是设计控制四相绕组的步进电机电机正转、反转、停止的控制电路。要求如下：电机运转规律为：正转30s→停10s→反转30s→停10s→正转30s……实验原理步进电机是将电脉冲信号转变为角位移或线位移的开环控制元步进电机件。当电流流过定子绕组时，定子绕组产生一矢量磁场。该磁场会带动转子旋转一角度，使得转
- 关键字： 步进电机 FPGA Lattice Diamond Verilog HDL
实验18：秒表计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握计数器原理；（3）掌握用Verilog HDL数据流和行为级描述寄存器单元的方法。实验任务设计简单秒表(60进制），并要求带启动、复位、暂停功能。实验原理如下所示，秒表（60进制）即显示从00到59循环跳转计数。并且通过开关设置，达到复位至00，任意时刻暂停和启动的功能。我们通过将开发板的12M晶振分频（参考分频程序）出1Hz的计时频率，实现秒钟的效果。将clk_1s的上升沿作为触发信号计时。通过
- 关键字： 秒表计数器 FPGA Lattice Diamond Verilog HDL
实验17：分频器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握分频器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个任意整数分频器。实验原理时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计，但是通过语言设计进行时钟分频是最基本的训练，在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器，分频
- 关键字： 分频器 FPGA Lattice Diamond Verilog HDL
实验16：扭环形计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握扭环形计数器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个右移扭环形计数器。实验原理将移位寄存器的输出非q0连接到触发器q3的输入，这样就构成了一个扭环形计数器。初始化复位时，给q0一个初值0000，则在循环过程中依次为：000010001100111011110111001100010000。Verilog HDL建模描述用行为级描述右移扭环形计数器程序清单tw
- 关键字： 扭环形计数器 FPGA Lattice Diamond Verilog HDL
实验15：环形计数器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握环形计数器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个4位右循环一个1的环形计数器。实验原理将移位寄存器的输出q0连接到触发器q3的输入，并且在这4个触发器中只有一个输出为1，另外3个为0，这样就构成了一个环形计数器。初始化复位时，给q0一个置位信号，则唯一的1将在环形计数器中循环移位，每4个时钟同期输出一个高电平脉冲。Verilog HDL建模描述用行为级描述
- 关键字： 环形计数器 FPGA Lattice Diamond Verilog HDL
实验14：移位寄存器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握移位寄存器原理；（3）学习用Verilog HDL行为级描述时序逻辑电路。实验任务本实验的任务是设计一个7位右移并行输入、串行输出的移位寄存器。实验原理如果将多个触发器级联就构成一个多位的移位寄存器，如下图所示，是以4位移位寄存器为例的逻辑电路图，其中的LD/SHIFT是一个置数/移位控制信号。当LD/SHIFT为1时，在CP作用下，从输入端A、B、C、D并行接收数据；当LD/SHIFT为0时，在
- 关键字： 移位寄存器 FPGA Lattice Diamond Verilog HDL
实验13：JK触发器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握JK触发器原理；（3）学习用Verilog HDL语言行为机描述方法描述JK触发器电路。实验任务本实验的任务是设计一个JK触发器实验原理带使能端RS锁存器的输入端R=S=1时，锁存器的次态不确定，这一因素限制了其应用。为了解决这个问题，根据双稳态元件两个输出端互补的特点，用Q和非Q反馈控制输入信号，并用J代替S,用K代替R,构成了J-K锁存器。Verilog HDL建模描述用行为级描述实现的带异步
- 关键字： JK触发器 FPGA Lattice Diamond Verilog HDL
实验12：边沿触发的D触发器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握D触发器原理；（3）学习用Verilog HDL语言行为机描述方法描述D触发器电路。实验任务本实验的任务是描述一个带有边沿触发的同步D触发器电路，并通过STEP FPGA开发板的12MHz晶振作为触发器时钟信号clk，拨码开关的状态作为触发器输入信号d，触发器的输出信号q和~q，用来分别驱动开发板上的LED，在clk上升沿的驱动下，当拨码开关状态变化时LED状态发生相应变化。实验原理从D触发器的特
- 关键字： D触发器 FPGA Lattice Diamond Verilog HDL
实验11：RS触发器
- 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握RS触发器原理；（3）学习用Verilog HDL语言行为级描述方法描述RS触发器电路。实验任务本实验的任务是描述一个RS触发器电路，并通过STEP FPGA开发板的12MHz晶振作为触发器时钟信号clk，拨码开关的状态作为触发器输入信号S,R，触发器的输出信号Q和非Q，用来分别驱动开发板上的LED，在clk上升沿的驱动下，当拨码开关状态变化时LED状态发生相应变化。实验原理基本RS触发器可以由两
- 关键字： RS触发器 FPGA Lattice Diamond Verilog HDL
实验10：七段数码管
- 1. 实验目的（1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；（2）通过实验理解和掌握数码管驱动；（3）学习用Verilog HDL描述数码管驱动电路。2. 实验任务在数码管上显示数字。3. 实验原理数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管（如果包括右下的小点可以认为是8段）分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的，控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管，结构如下图
- 关键字： 七段数码管 FPGA Lattice Diamond Verilog HDL
安森美半导体NCP1568D Active Clamp IC+NCP51530+NCP4308+FUSB3307应用于45W PoE to USB PD 电源
- 本方案介绍了用于乙太网供电到USB-PD应用的45 W通用输入5 V，9 V，15 V和20 V输出评估板，特色是使用安森美半导体的NCP1568D PWM控制器的主动箝位返驰式拓扑，搭配NCP51530半桥驱动器及NCP4308同步整流控制器与FUSB3307 USB-PD控制器，实现经由PoE兼容的DC/DC输入电压（37V–57V）搭配NCP1568D与FUSB3307元件输出标准的USB-PD输出规格，可应用在广泛的USB-PD装置的充电需求上。该方案将NCP1568和NCP51530用于主动箝位
- 关键字： 安森美 NCP1568D Active Clamp NCP51530 NCP4308 FUSB3307 PoE PD USB
传三星Galaxy Watch Active 2将搭载可触控表圈
- 这段时间有爆料称三星将会在8月7日的Galaxy新品发布会上同时推出新一代Galaxy Watch Active设备。近日，外媒最新消息显示三星将会为Galaxy Watch Active 2代配备一个可触控的表圈。三星 Galaxy Watch2产品综述|图片(1)|参数|报价|点评网曝三星Galaxy Watch Active 2将支持表圈触控据外媒报道，用户通过这种可触控的表圈可以便捷的对设备的进行放大、缩小，控制音量，上下浏览页面以及点击确认等操作，可以补足一些因设备屏幕尺寸过小而造成的
- 关键字： 三星 Galaxy Watch Active 2
Qorvo® 即将收购 Active-Semi International
- 此次收购将会增加面向互补性高增长应用的高度差异化模拟/混合信号功率解决方案 为 5G、工业、数据中心、汽车和智能家居业务增长创造新机会 使 QORVO 的潜在市场规模扩大 30 亿美元以上 预计在收购后第一年实现根据非公认会计准则计算的毛利率和每股盈利增加
- 关键字： Qorvo 收购 Active-Semi International Inc
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