FPGA的系统设计实现方案-人群的监控与监测已经成为当前的一个重要领域。政府和安全部门都已经开始寻求在公共场所智能监测人群的更先进的方式，从而避免在来不及采取行动之前检测到任何异常活动。
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FPGA 智能摄像头 传感器 赛灵思
如何用单个赛灵思FPGA数字化数百个信号- 在新型赛灵思 FPGA 上使用低电压差分信号（LVDS），只需一个电阻和一个电容就能够数字化输入信号。由于目前这一代赛灵思器件上提供有数百个 LVDS 输入，理论上使用单个 FPGA 就能够数字化数百个模拟信号。
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赛灵思 FPGA LVDS
如何扩展 FPGA 的工作温度范围- 任何电子器件的使用寿命均取决于其工作温度。在较高温度下器件会加快老化，使用寿命会缩短。但某些应用要求电子产品工作在器件最大额定工作结温下。以石油天然气产业为例来说明这个问题以及解决方案。
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赛灵思 XA6SLX45 FPGA
FPGA实战开发技巧（3）-所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接( 网表)，并根据目标和要求( 约束条件) 优化所生成的逻辑连接，生成EDF 文件。XST 内嵌在ISE 3 以后的版本中，并且在不断完善。
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FPGA 赛灵思
解密业界首款16nm产品核心技术-以赛灵思 20nm UltraScale 系列的成功为基础，赛灵思现又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，凭借新型存储器、3D-on-3D 和多处理SoC（MPSoC）技术，再次领先一代提供了遥遥领先的价值优势。
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赛灵思 FPGA 16nm制程
FPGA实战开发技巧（13）-基于IP的设计已成为目前FPGA设计的主流方法之一，本章首先给出IP的定义，然后以FFT IP核为例，介绍赛灵思IP核的应用。
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FPGA 赛灵思 IP核
FPGA实战开发技巧（11）-在串行模式下，需要微处理器或微控制器等外部主机通过同步串行接口将配置数据串行写入FPGA芯片，其模式选择信号M[2:0]=3’b111
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FPGA 赛灵思
组合运用多种智能I/O规划工具能使引脚分配过程变轻松-对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。
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赛灵思 FPGA
如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 这是很多人梦寐以求的事情。然而在EDK以及ISE的各种文档中对此却遮遮掩掩，欲语还休。
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赛灵思 ISE IP
FPGA开发要掌握的六大基础知识（3）-Xilinx FPGA开发软件为ISE.现在其版本更新比较快，大家现在常用的版本都在ISE12.1了。
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FPGA 赛灵思 Xilinx
system generator入门笔记-System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可是设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成HDL文件，或者网表，可以再ISE中进行调用。
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Xilinx 赛灵思 Simulink
在FPGA开发中尽量避免全局复位的使用？（1）-最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。
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Xilinx 赛灵思
FPGA全局时钟和第二全局时钟资源的使用方法-目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。
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全局时钟 FPGA 赛灵思
不可错过的400Gbps以太网演示-在那里，毫无疑问你会驻足在赛灵思展位前（# 23）观看一个基于赛灵思Virtex UltraScale VU095 FPGA评估板VCU109的Spirent 400G以太网测试系统，该系统连接四个100Gbps的住友电工 CFP4 LR4光模块。
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赛灵思 FPGA 光模块
如何在芯片的PL上构建软核处理器？-到目前为止，我们已经在之前的文章中聊过Zynq SOC内部的 PS和PL，以及在Zynq SoC PS部分的ARM Cortex-A9处理器上运行的操作系统。但是有一个领域我们还没有去探索过，那就是在芯片的PL上构建软核处理器。
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