H.264_AVC视频编码变换量化核实现

　　在量化过程中，对于给定的量化参数QP， MF只有三种取值，因此乘法实现可以采用无符号数乘法运算，乘法结构则采用16×14位加法树乘法器。这样，在提高运算速度的同时节约了芯片面积。

　　(3)对于f的计算，在不影响运算精度的情况下本文采用近似处理。为了避免除法运算，将f的计算式变形，即：

　　f=2q/3=(215/3)×2m≈[(215+1)/3]×2m≈10923×2m

　　式中， m取值为0～8，具体由相应的QP给出。由于f在完成加法运算后其结果还需左移q位，所以计算精度不会受影响。这样，对f的计算只需进行移位操作。

　　3 4×4整数变换量化核硬件实现

　　基于上述算法原理及其设计，本文首先对4×4整数变换量化模块进行C语言编程，验证了该模块所采用算法的正确性。然后采用Verilog HDL语言描述4×4整数变换和量化核(帧内模式)的硬件功能，并通过仿真软件Modelsim SE 5.7进行功能仿真，验证了该模块输出结果与设计要求相一致。最后采用Synplify Pro7.3综合工具，并以Altera公司的Stratix系列FPGA作为主要目标适配器件进行综合。

　　4×4整数变换量化核的二大子模块的综合结果如表3所示，表中同时给出经本文优化设计前后的综合结果作为对比。可见，经本文采用的三种优化设计处理后，在硬件开销改变不大情况下，变换子模块的最高工作频率达到59.4MHz，是未优化前的1.73倍，而量化子模块的最高工作频率达到55.8MHz，是未优化前的1.82 倍。4×4整数变换量化核的最高工作频率取各子模块的最低频率，这样其优化后的最高工作频率是55.8MHz，相比优化前的30.7MHz提高了82%。

　　本文对H.264/AVC协议中的4×4整数变换量化核从算法原理到硬件实现进行了分析和设计。采用自顶向下的Verilog HDL设计流程,实现了4×4整数变换量化核硬件功能的优化设计，模块的最高工作频率提高了82%，为H.264/AVC视频编码标准的硬件实现提供了参考。