如何同步多个AD9779 DAC
驱动多个AD9779器件的CMOS数字数据输入的并行数字输入总线在时间上应均衡。如果多条数据总线不均衡,可以利用AD9779的编程能力,通过DATA_CLOCK_DELAY(寄存器0x04的位[7:4])以大约180 ps的增量偏移各AD9779的锁存时间。AD9779无法补偿单条数据总线中包含的位偏斜。
在所有AD9779器件上,SYNC_I、REFCLK输入与CMOS数字输入数据之间都存在建立保持关系。AD9779数据手册的"时序信息"部分说明了这些时序关系。
SYNC_O和SYNC_O_DELAY的推荐应用是利用SYNC_O_DELAY来均衡SYNC_I和REFCLK的时序,确保其时序关系有效。
SYNC_I具有其自己的可编程延迟,可以通过寄存器0x05的位0 (MSB)和寄存器0x06的位[7:4] (LSB)设置。SYNC_I_DELAY可以用于均衡不理想或者选用图2所示电路的应用中。SYNC_I通过将同步接收器使能位(寄存器0x07的位7)置1而使能。
表1显示了增量延迟SYNC_O_DELAY和SYNC_I_DELAY,这些延迟可以通过SPI寄存器设置。
表 1

图4所示为用于同步多个AD9779的内部电路框图。在可编程的延迟后,SYNC_I信号得到处理,使得对于SYNC_I的每个上升沿,只剩下一个长度为DACCLK周期的脉冲。注意在这种情况下,DACCLK代表AD9779 DAC的内部采样速率时钟,它可以与REFCLK相同,具体取决于对AD9779的编程。长度为DACCLK周期的该单一脉冲驱动图4中的5位分频器的负载信号。分频器延迟逻辑的5信号输出代表所有插值速率的可能DATACLK信号,包括使能零填充的可能性。通过设置DACCLK偏移寄存器,图4中的位1至位4可以DACCLK周期为增量进行延迟。5位分频器的内部时序、负载信号的影响和DACCLK偏移值如图6所示。

图4. AD9779多DAC同步电路框图
边沿检测器还驱动误差检测电路,图5更详细地显示了该电路。可编程误差检测电路可以用来测量时序裕量,如果超出时序裕量,将产生中断。


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