你了解ADC吗?模数转换器(ADC)不同类型数字输出深

　　提高可用带宽、改善动态范围、降低系统噪声的需求，导致转换器设计的采样速率和分辨率不断提高，因而必须使用速度更快、效率更高的数据接口。为此推出的JESD204标准利用CML技术实现其物理接口。该标准最初要求高达3.125Gbps的输出速率，这一数据速率超过了CMOS和LVDS的能力。最新版本JESD204B规定了输出数据速率高达12.5Gbps的几类转换器，CMOS和LVDS接口完全遥不可及。然而，使用差分信号虽然有这么多优势，但仍有几点必须注意。

使用LVDS和CML等差分信号

　　考虑任何采用差分信号的更高速接口技术时，可以应用类似的原则。事实上，数据转换速度越高，则越需要注意这些事项。对于Gbps范围内的数据速率，工艺和电路板几何尺寸变得更小，由于传输距离短得多，串扰等不良效应可能会成为问题。随着转换器采样速率和分辨率不断攀升，对更高速接口的需求是一个自然而然的结果。为此，业界首先引入了LVDS技术，尔后又推出了物理接口使用CML的JESD204接口规范。

　　使用差分信号时，第一件事是要确保系统正确端接。虽然接收器(FPGA或ASIC)可能有内部终端，但有时候这并不足以适当地端接系统，不采取其它措施的话，接收端数据捕捉可能会受影响。图3和图4显示了典型的LVDS和CML驱动器以及接收器所需的端接。可以使用一个差分端接电阻(RTDIFF)，或者使用两个单端端接电阻(RTSE)。最终的端接电阻应约等于100Ω。使用两个50Ω单端端接电阻可以进一步抑制共模噪声，适合需要保证这一特性的应用。

　　除了要求正确端接以外，还必须注意传输线路的物理布局。关于差分走线的设计，有几个常见的误解。有人说共面差分传输线路(图5a)优于宽边差分传输线路(图5b)。然而，在噪声耦合抑制方面，这两类差分传输线路均无优势可言。对于相同距离的有源传输线路，两种情况下的噪声大致相当。共面差分传输线路的优势在于设计简便且易于制造。宽边差分传输线路则更难以进行PCB布线，而且精密对准两层以保证重叠是一件很困难的事，对于电路板制造商来说比较麻烦。

　　图5a. 宽边传输线路。图5b. 共面传输线路。

　　另一个常见的误解是差分传输线路必须紧密耦合才能实现最佳性能。实际上，当差分传输线路紧密耦合时，各走线的阻抗会高于所需的最佳值50Ω。此外，由于几何尺寸更小，集肤效应损耗和串扰会增加。在制造过程中，传输线路的阻抗也会变得更加难以控制。例如，假设紧密耦合的差分传输线路具有100 Ω差分阻抗和5.0密尔的走线宽度，则在容差为+/- 1.0密尔的制造工艺中，阻抗偏差为+/- 10%。这一影响还要加倍，因为差分对有两条传输线路，偏差量将相当可观。不仅各传输线路的阻抗会有偏差，而且当线路分开以进入封装或连接器时，还会出现阻抗不连续现象图6显示了当差分传输线路必须分开以进入封装或连接器时，两种情况下的阻抗不连续的相对幅度差异。