突破平面微缩瓶颈 新型硅基单片 3D 芯片技术问世

伊利诺伊大学厄巴纳 - 香槟分校曹青团队实验室中，南炫俊（左）与俞永万正在梳理研究成果。 Fred Zwicky

芯片厂商如今遭遇晶体管平面微缩瓶颈，业界转而探索三维堆叠器件方案。但多数现有实验型三维芯片依赖特种材料，性能远不及传统硅基器件。对此，伊利诺伊大学厄巴纳 - 香槟分校的研究团队研发出一种全新硅基三维电路制备技术：通过低温卷转工艺，将多层纳米级超薄硅薄膜逐层转移至晶圆之上。

当前主流三维芯片（如 AMD MI300 系列），是先分别制作各层芯片，再借助硅通孔（TSV）金属柱完成层间堆叠与互联。但层间对位精度难题限制了互联通道数量，也制约了三维堆叠技术的实际效能。

而单片三维集成技术，是直接在底层器件上方逐层制作上层电路，可实现纳米级层间对准，互联密度相较传统三维芯片提升数个数量级。

不过单片三维芯片存在严苛工艺限制：为保护底层布线，上层器件的制造温度必须控制在 400℃及以下。以往这类芯片虽采用多种新型材料试制，但性能、可靠性均大幅落后于主流金属 - 氧化物半导体场效应晶体管（MOSFET），单片三维架构的优势难以发挥。

如今该团队成功在200℃以下制备出硅基单片三维芯片。该校材料科学与工程系副教授曹青表示：“长久以来，业界普遍认为单片三维集成必须依靠碳纳米管、金属氧化物半导体、二维半导体等特种材料。我们证实硅材料同样可以实现该技术，意味着这项成果能直接适配现有量产产线，大幅加速技术落地进程。”

低温无结晶体管技术

这款新型三维芯片并未采用常规 MOSFET，而是基于无结晶体管打造。

传统 MOSFET 依靠掺杂形成N 型（电子导电）与P 型（空穴导电）半导体。电流从源极流入、经沟道后从漏极流出，源漏极与沟道采用相反掺杂类型，二者形成的 PN 结会阻断电流；仅当栅极施加电压时，沟道导通、电流方可传输。

新型3D的每一层都包含所谓的无结晶体管。底层由具有过量移动电子的硅制成，顶层由具有过量空穴的硅制成。这些晶体管垂直连接以形成互补逻辑。Bao Lam, Yung Man Yu 等。

无结晶体管则完全不同：其源极、沟道、漏极统一为单一掺杂类型（全 N 型或全 P 型），不存在 PN 结，依靠栅极电压实现通断。该概念早在 1925 年被提出，但受限于工艺，直至 2010 年才实现实物制备 —— 它要求沟道厚度控制在 10 纳米以内，且掺杂浓度均匀。

MOSFET 需要高温工艺完成精准掺杂以形成 PN 结，而无结晶体管彻底规避了高温需求。曹青补充道：“无结器件工艺流程更简洁，能够降低生产成本、提升良率。”

该技术采用晶圆级卷转转印工艺，铺设厚度≤10 纳米的均匀掺杂单晶硅薄膜。由于硅薄膜极薄且具备柔韧性，可紧密贴合底层表面，避免刚性晶圆键合常见的空洞、翘曲问题。

未参与本次研究的印度理工学院孟买分校电气工程副教授维里什・德什潘德评价：“传统工业键合工艺要求表面粗糙度低于 1 纳米、整片晶圆高低差仅数微米，条件十分苛刻。这项新工艺放宽了表面平整度要求，简化了流程，可实现多层晶体管堆叠，适用于高端计算与 DRAM 等存储芯片。”

研究团队在 75 毫米硅晶圆上完成三层无结晶体管制备，单片区域面积 1600 平方毫米，每层集成 625 枚晶体管。层间互联对准精度小于 10 纳米，并基于该架构制作出反相器、与非门、或非门及静态随机存储器（SRAM）等标准逻辑电路。

依托三层立体架构，团队研制出六晶体管 SRAM 单元，面积仅为传统二维设计的三分之一。

晶体管开关速度由电流密度决定，本次研发的无结晶体管电流密度超 650 毫安 / 微米，性能对标成熟商用硅基 MOSFET；虽略低于新一代 MOSFET（电流密度超 1000 毫安 / 微米），但研究人员表示后续可通过工艺优化进一步提升性能。

宾夕法尼亚州立大学工程科学与力学教授萨普塔希・达斯（未参与研究）指出：“这项成果的核心价值在于，垂直堆叠不再需要牺牲晶体管性能。若技术可规模化落地，有望打造出互联线更短、密度更高、能效更优的芯片。”

卷转转印工艺研发历程

目前实验所用晶圆尺寸小于行业主流的 300 毫米量产晶圆。曹青介绍，要在 75 毫米晶圆上完整转移、堆叠硅薄膜，且不产生裂纹、褶皱与缺陷，需完成多项工艺创新：刻蚀工序中添加表面活性剂降低表面张力；增设聚合物支撑层，提升结构稳定性并保护表面；采用卷压贴合工艺，保证转印压力均匀。

团队从 2019 年启动相关研究，2024 年攻克核心技术壁垒，随后耗时一年半优化工艺，先后实现晶圆级多层器件、三维逻辑电路的完整验证。

该硅基单片三维集成技术还可拓展至更多领域。曹青表示，将硅与其他半导体材料立体集成，有望实现以往难以落地的应用，例如超高灵敏度 X 射线探测面板、小型多光谱成像设备等。

一款新的3D芯片有三层硅晶体管，中间由约90纳米的介电层隔开。Bao Lam, Yung Man Yu 等。

技术目前仍面临两大核心难题：

1.良率问题：多层立体堆叠模式下，传统工艺要求每一层、每一枚晶体管都完好工作，会拉低整体良率。团队正联合电路设计人员，研发容错架构，以极小的面积与功耗代价抵消器件缺陷带来的影响。

2.散热压力：三维堆叠会大幅提升功率密度、造成热量聚集。团队尝试结合动态电压频率调节、AI 片上功耗管理等方案，主动调控芯片温度。

曹青坦言，现阶段该技术更适用于科研场景与小批量原型开发。待单片三维集成的价值得到充分验证后，再逐步推进大规模量产。团队计划与晶圆代工厂展开合作，在量产环境中完成技术迭代与落地验证。

该技术基于硅材料打造，与现有产线高度兼容，具备明确的商业化路径。对于受互联瓶颈制约愈发严重的人工智能算力芯片而言，通过立体堆叠缩短层间传输距离，可精准解决算力传输痛点。

相关研究成果已于 5 月 28 日发表在《自然》期刊。