无结晶体管技术落地，实现低温硅基三维芯片堆叠

当前芯片制程微缩逐渐遇到瓶颈，行业开始通过三维堆叠技术提升芯片集成度。传统三维芯片多依赖特殊新材料，性能与可靠性不及常规硅基器件。针对这一问题，伊利诺伊大学厄巴纳-香槟分校的研究团队，研发出全新硅基三维电路制造方案，依托低温纳米硅膜卷转工艺，实现多层硅器件堆叠，为三维芯片量产提供新路径。

三层堆叠无结晶体管微观结构显微图

传统三维芯片技术局限

目前商用三维芯片如AMD MI300系列，主要采用预制晶圆堆叠方案，通过硅通孔金属柱完成层间连接。该方式受层间对位精度限制，互联密度有限，难以进一步提升集成度。

单片式三维堆叠可实现纳米级层间对位，互联密度远高于传统堆叠工艺，但技术门槛更高。常规单片三维芯片制造温度需控制在400℃以内，避免损坏底层线路。过往相关产品多采用特殊半导体材料，整体性能、稳定性均弱于商用硅基MOSFET器件，无法发挥三维堆叠的技术优势。

低温硅基无结晶体管方案突破

本次研究实现了200℃以下低温硅基单片三维芯片制造，打破了行业固有认知。此前业界普遍认为，单片三维芯片必须依赖碳纳米管、二维半导体等特殊材料，而该方案沿用传统硅材料，可直接适配现有晶圆制造体系，大幅降低技术落地门槛。

研究团队摒弃常规MOSFET器件，采用无结晶体管架构。传统MOSFET依靠P型、N型半导体拼接形成PN结管控电流，制造需要高温工艺精准掺杂定型。而无结晶体管的源极、沟道、漏极均为单一掺杂类型，无PN结结构，仅通过栅极电压控制通断，无需高温制程，适配低温三维堆叠工艺。同时该工艺流程更简单，可降低生产成本、提升良品率。

三维无结晶体管电路结构原理示意图

核心工艺与技术优势

该技术采用晶圆级卷转印刷工艺，堆叠厚度10纳米及以下的均匀掺杂单晶硅纳米膜。超薄硅膜具备柔性特质，可贴合底层晶圆表面，规避刚性晶圆键合易出现的空洞、翘曲问题。

相较于传统工艺对晶圆表面1纳米以内平整度的严苛要求，该方案对基底平整度适配性更强，大幅降低工艺复杂度，可实现多层晶体管堆叠，适配高端计算、DRAM存储等场景。

研究团队在75毫米硅晶圆上，成功制备三层无结晶体管阵列，每层包含625个晶体管，层间垂直对位精度小于10纳米。基于该架构，团队搭建了反相器、与非门、或非门、SRAM存储单元等基础电路。其中六层晶体管结构的SRAM单元，面积仅为传统二维架构的三分之一。

性能方面，无结晶体管电流密度可达650毫安每微米，对标成熟商用硅基MOSFET水平，虽然不及最新高端MOSFET器件，但后续可通过工艺优化持续提升性能。该技术证明，三维堆叠无需牺牲晶体管性能，可兼顾高集成度与器件效率。

技术现状与未来挑战

目前团队仅完成75毫米晶圆的工艺验证，尚未应用于行业主流300毫米晶圆产线。研发团队通过优化蚀刻工艺、增加聚合物支撑层、采用辊压贴合等工程手段，解决了小尺寸晶圆堆叠的开裂、褶皱、缺陷问题。项目从2019年启动，2024年突破核心技术壁垒，后续持续优化工艺，完成晶圆级多层器件与三维电路验证。

该技术仍存在两大落地难题。一是良品率问题，多层垂直堆叠对每一层晶体管的良率要求极高，整体良率易受影响，团队正研发容错电路架构，降低缺陷带来的影响；二是热密度问题，三维堆叠提升集成度的同时会加剧发热，目前正通过动态调压调频、片上AI功耗调控等方案优化散热。