Chiplets带来芯片供电新问题

在 Chiplet 的推广应用中，供电和电源管理正成为关键挑战，这极大地增加了设计的复杂性，迫使芯片制造商权衡各种取舍，而这些取舍可能会对半导体的性能、可靠性以及整体成本产生重大影响。

功率问题是每一个芯片和芯片粒设计都要考虑的因素，尽管具体情况会因应用场景而有所不同。系统供应商和处于技术前沿的芯片制造商已经在使用芯片粒来提升性能和电源效率，汽车行业也将其视为为消费者提供不同选择的一种方式。然而，虽然在单片式系统级芯片中，大多数与功率相关的问题都已被充分理解，但在由异构芯片粒组成的组件中，要考虑到所有可能的相互作用，这就将这些问题提升到了一个全新的高度。

「如今有很多人在尝试和使用人工智能，他们能够做更复杂精密的事情，这意味着需要更多的功率，」Rambus 公司的研究员兼杰出发明家 Steven Woo 表示，「在很多方面，这些人工智能架构正变得更加节能。只是对于更先进的人工智能，想要进行的计算量大幅增加，使得节能效果相形见绌，所以无法满足需求。想要设备变得更节能，但这还不够。必须想办法获取更多的功率。模型越来越大，越来越精确。计算变得更加复杂，硬件也越来越精密。但很多问题最终都归结为如何为所有这些设备供电，以及如何对其进行散热。」

随着晶体管密度的增加，这些问题也相应地变得更具挑战性。由于静态随机存取存储器。

无法扩展到最新的工艺节点，以及专用处理元件的使用越来越多，过去能集成在一个光罩尺寸的平面系统级芯片中的组件，现在正分散到各种芯片粒中。系统级芯片由此被分解，然后重新聚合为一个由高密度芯片粒组成的异构组件，这为大幅提升性能打开了大门。但这也增加了这些设备的总功率需求。

「我们已经在应对每个系统级芯片几百瓦的高功率水平，而在芯片粒系统中，系统级芯片的密集堆叠又显著放大了这一功率水平，」Fraunhofer IIS 自适应系统工程部门高效电子业务负责人 Andy Heinig 指出，「必须在更低的电源电压下维持这种供电，这意味着绝对偏差正变得越来越小。与此同时，在芯片粒系统中，实现诸如电容器这类合适的稳定技术也变得越来越困难。目前，建立一个统一的电源仿真或验证也非常复杂，因为芯片与封装之间的接口尚未充分标准化。例如，在描述电流或负载方面没有统一的要求。」

为了给所有这些计算元件腾出空间，芯片制造商正越来越多地在垂直方向上堆叠存储器和逻辑元件。如今，这些设计大多涉及某种类型的中介层，但在未来几年，随着芯片制造商专注于提高电源效率，这种情况可能会发生改变。

「在 2.xD 系统中，像通用芯片互联这样的高密度芯片间接口会增加封装层数，或者增加对中介层的需求，」Arm 公司的研究员兼系统集成与开发高级总监 Javier DeLaCruz 解释道，「这使得封装球侧或印刷电路板上的电容和电压调节效果变差，进而促使人们需要将这些元件集成到中介层或封装基板中。我们看到这推动了更先进的封装技术的发展。」

这些封装存在的问题之一是它们的尺寸。「基板越大，就需要越坚固，这通常意味着在积层式基板中要有更厚的核心层，」德拉克鲁兹说，「由于镀通孔（PTH）的过孔密度降低，以及由此产生的电感增加，这个更厚的核心层加大了通过封装实现充足供电的难度。」

三维集成电路通过更薄的基板和金属层解决了其中一些问题。但更高的电流，再加上每单位更多的电压域，可能会导致电源完整性问题，并增加寄生效应。

堆叠带来的电源问题

大多数与功率相关的问题都已被充分理解并记录在案，但在由异构芯片粒组成的组件中，它们可能会以独特的方式相互作用。芯片粒数量越多，材料和电介质越薄，工作负载的计算密集程度越高，对功率的影响就越大。将功率输送到所需位置变得更加困难，由于散热不足导致的加速老化效应，数据路径可能会中断，而且特定工作负载产生的热梯度可能会以意想不到的方式影响性能和功耗。

一种效应可能会对另一种效应产生重大影响，而在三维集成电路中，要跟踪并缓解这种情况尤其具有挑战性。「电迁移在本质上与在单个芯片上没有什么不同，」Ansys 公司的产品营销总监 Marc Swinnen 说，「只是它在芯片粒系统中是个更大的问题。但主要问题还是电压降，因为电源网络并非相互独立。它不像点对点的信号线路。电源网格是覆盖整个芯片的完整网格。然后，另一个芯片有一个网格，中介层也有一个网格，所有这些网格在成百上千个点上相互连接。你不能孤立地分析其中一个，再孤立地分析另一个，然后简单地把它们相加。事情不是这样的。网格非常复杂，因为连接点太多了。一个信号点总是从一个驱动器连接到多个负载，但电源可能是从多个驱动器连接到多个负载，而且它们都相互交织在一起。这意味着，要准确得到电压降，唯一的方法是将所有芯片、中介层和封装的整个网格一起进行协同仿真。你可以这样做，但这需要耗费大量时间和大量内存等等。当你在三维集成电路中有十几个芯片以及所有这些组件时，更好的方法是使用降阶模型。」

现在有一些商用工具可以对芯片进行分析，对电源网格进行研究，然后生成一个芯片电源模型（CPM），该模型可以捕捉到关于芯片行为和电源网格所需的信息。「你可以有多个芯片电源模型，」Swinnen 说，「每个芯片有一个，中介层有一个，封装也有一个，然后可以将它们作为封装、中介层和芯片的协同仿真一起进行模拟。这就是电源完整性的难点所在。它需要进行协同仿真。你不能进行分割然后各个击破。那样是行不通的。」

新挑战催生新方法

在由异构芯片粒组成的组件中设计供电网络，其复杂程度要比单个系统级芯片高得多。单个芯片上的问题在很大程度上是一个空间布局问题，随着工艺节点的不断缩小，导线密度不得不增加。这也是采用背面供电的主要原因。对于芯片粒来说，需要连接并完美对齐的凸点和硅通孔可能会让人望而生畏。

「必须连接在一起的芯片凸点数量会直接影响供电，而连接电源和接地所需的凸点数量则会直接影响芯片的最高温度，」Synopsys 的技术产品管理总监 Keith Lanier 说，「从电源的角度来看，真正影响你能否连接好所有元件，以及能否满足每个芯片的散热要求的，是凸点的数量、凸点的大小以及凸点的间距。」随着更多计算元件被添加到设计中，这个问题变得更加困难。「未来，随着情况变得越来越复杂，手动完成这项工作将变得越来越困难，比如进行多种不同组合的尝试，『让我们试试这样会怎样，让我试试这个间距，再试试那个』。

当开始需要分析更多相互作用的元件时，在没有某种人工智能或机器学习的帮助下，仅靠人类自己来完成这项工作将变得越来越困难。你需要能够查看之前设计的数据，查看大量分析运行的数据。这是如今面临的另一个挑战，而在过去无需考虑这些。」

其他人也表示认同。「在系统级芯片设计中，只有一个封装，而且这个封装是专门为那个系统级芯片设计的，所以这是一个简单的系统，」Cadence 公司 Voltus 产品管理组总监 Rajat Chaudhry 说，「对于一个系统级芯片，电源是通过封装提供的，它可以是引线键合封装或倒装芯片封装。现在，在芯片粒系统中，你有多种类型的封装，所以必须从供电复杂性更高的角度来思考。电源可能通过中介层传输，所以现在你必须开始考虑中介层的因素。或者也可能是真正的堆叠式三维集成电路。甚至可能通过不同的芯片传输。你必须考虑到这些因素。所以，最大的考虑因素之一是早期规划变得非常关键。在过去的设计方式中，你知道有一个可以开始设计的封装，假设你在设计的电源引脚上会得到某种稳定的电源供应，然后就可以开始设计了。现在，你有多个芯片粒，你必须为整个系统建立早期模型。」

理想情况下，这个模型要能够进行各种假设性的权衡。「哪种技术或多芯片封装方式能够满足你试图实现的目标的限制条件呢？这是最大的变化之一，」乔杜里说，「现在最重要的事情之一是尽早确定，『你是不是差得很远？还是在可接受的范围内？从电源完整性的角度来看，你真的能让这个系统正常工作吗？』从方法学的角度来看，你需要早期规划工具，通过这些工具你可以非常简单地进行指定，快速搭建一个模型，并通过这个模型进行优化循环。你可以了解需要多少微凸点，或者如果你要通过中介层，需要多少硅通孔。」

在如此复杂的情况下，权衡取舍变得至关重要。「你需要一种方法，通过这种方法，你可以在早期搭建一个比较符合实际情况的模型，」他说，「随后可以进行设计探索，当选择了某个方案后，确定它是否满足你的限制条件。然后，随着设计过程的深入，就要开始考虑对每个单独的芯片粒进行更详细、更精确的分析。当你设计一个单独的芯片粒时，以前我们有一个简单的封装，而且我们知道如何对其进行建模。现在会有不同的影响因素。现在，中介层、其他芯片粒、它们的电源供应、噪声，所有这些都会影响这个单个的芯片粒，所以随着设计的不断完善，就可以开始考虑其他芯片粒对单个芯片粒的影响。」Chaudhry 继续说道。

电源建模

对整个芯片粒平面进行建模也变得具有挑战性，因为需要建模的元件变得非常庞大。因此，可能需要具备分层建模能力，以便开始构建其余芯片粒的模型。「你设计一个芯片粒，然后你可以采用自下而上和自上而下的方法。你可以采用自上而下的方法，在板级层面、芯片粒的边界处，查看从顶层看到的电压情况。然后你可以分解问题，更详细地对单个芯片粒进行建模，并从更高层次的仿真中获取边界电压，对其进行建模并进行分析。这意味着芯片粒设计者将从系统层面的角度，使用边界值进行他们的分析。」他说。

那么从电源的角度来看，发生了哪些变化呢？「二三十年来，人们知道该怎么做，」西门子 EDA 公司的产品专家（Subramanian Lalgudi 指出，「有一个芯片，有一个封装，还有一个电路板。不同的元件会产生不同的谐振。芯片与封装电感一起提供去耦电容。封装主要呈感性。从芯片的角度来看，它会引起谐振。人们想要降低的就是这种谐振的峰值。封装电容和电路板电感之间也存在谐振，那些为实现电源完整性而进行设计的人必须处理连接到地的去耦电容，这些电容将针对封装上的电源平面以及一直到稳压器的电路板进行设计。」

这种方法在基本层面上是可行的，但在复杂设计中，当供电的完整性可能受到多个芯片粒的影响时，它就开始失效了。「实际上，你归为一类的每个电路本身就是一个分布式的大型结构，」拉尔古迪说，「作为一个经验法则，这样做是可以的，但对于更精细的设计，人们必须对分布式空间进行建模，而不仅仅是归为一类。而且与信号完整性不同，在电源完整性方面没有真正的标准。我们知道输入应该是什么样的，输出应该是什么样的。每个人都在谈论互操作性。一旦有了标准，每个人都会遵循输入和输出的规范。除了传输介质内部发生的事情之外，您不需要知道其他任何东西。只要发射器能够传输并满足那个规格，就成功了。」

电源完整性

然而，在电源完整性方面，没有明确的标准方法。「在信号完整性处理过程中，你只需要验证发射器、接收器以及它们之间的互连情况，」拉尔古迪解释道，「你不需要担心芯片粒的其他部分会发生什么，电源分配网络会发生什么，封装中会发生什么。只要互连进入封装然后再出来，你就需要对其进行建模。我把这称为局部仿真，意思是不需要担心是在一个处理器和高带宽存储器（HBM）之间进行通信，还是在处理器和处理器之间进行通信。只需要担心那两个东西。只关注那个基本的东西，关注互操作性，关注信号。但在电源完整性方面，我需要解决的是全局问题。需要对整个系统进行建模，这在内存、运行时间以及我能够仿真的内容方面都增加了复杂性。」

芯片粒给电源完整性带来了新的问题。「通常当你考虑电源时，你考虑的是高频电源噪声，」Ansys 公司的 Swinnen 说，「当晶体管的开关动作从电源获取电流时，你会在电源上得到一个高频纹波，这也被称为电源噪声。本质上这就是电压降。当纹波达到最大值时，就是最大电压降。但这一切都是假设在高频情况下，所以就像晶体管的开关速度一样。你可以构建一个针对此进行优化的模型。但也存在低频电源噪声。我们说的不是千兆赫兹或几百兆赫兹。我们说的是像 100 赫兹这样的频率，在这个频率下，由于不同系统之间的谐振效应，电源会从一侧波动到另一侧。这个模块开启，那个模块开启，这个开启，那个开启，你会在不同元件之间看到这种电源的波动。在单片式芯片上你不会看到这种情况，因为它太小了，而且所有元件都紧密相连。但在分布式、分解式系统中，你会看到这些电源谐振效应，也会看到低频电源噪声。实际上，你构建的高频模型通常不适合进行低频分析，反之亦然。所以在某些时候，你也需要构建一个低频模型来处理低频电源噪声。」

越南 Mixel 公司总经理 Tony Nguyen 解释说，与传统的单片式集成电路相比，芯片粒中的电源完整性带来了独特的挑战。「这些挑战源于多芯片粒系统中复杂的互连、异构集成以及供电限制。」

主要挑战包括：

电阻压降：芯片间接口需要许多信号凸点来连接芯片，这占用了用于电源的凸点和布线资源。这在资源非常有限的情况下找到最小化电压降的解决方案方面带来了巨大挑战。随着芯片粒之间的数据传输速度不断提高，这个挑战变得更大。

电源分配网络的复杂性：芯片粒之间共享的电源轨会引入额外的噪声耦合，并可能产生热点。芯片粒的电源分配网络包括芯片上、中介层/桥接内部以及封装基板——所有这些都是影响电源完整性的关键因素，需要进行精确建模。这种复杂程度与传统的单片式集成电路完全不同。大型电子设计自动化（EDA）供应商正在大力投资开发能够对多层、复杂的电源分配网络进行建模和分析的三维集成电路工具。

回流路径不连续性和寄生效应：不同芯片粒之间电源和接地平面的不连续性会增加阻抗。互连（例如微凸点、混合键合、硅通孔（TSV）或中介层）产生的寄生电感和电容会显著影响信号质量。然而，由于技术发展速度很快，要获得这些组件的正确模型具有挑战性。

去耦电容的放置：解决电源完整性问题的一个有效方法是使用去耦电容。对于芯片粒系统来说，板载电容效果不佳，因为它离有源电路太远。由于在一个小尺寸区域内有数百个输入输出（IO）端口，去耦电容靠近电路放置至关重要。然而，由于芯片粒接口处空间有限，去耦电容的分布非常受限。

电源模式转换和动态负载：不同的芯片粒可能有不同的电源状态，这会导致功耗不均以及动态电压调节方面的挑战。高速开关组件会产生瞬态电流，必须仔细管理。

热致电源完整性问题：基于芯片粒的设计中更高的功率密度会导致热点出现，从而影响电源完整性。温度升高会改变电阻和载流子迁移率，进一步加剧电压降。芯片粒系统的热建模非常复杂，因为它取决于设计、材料、封装技术、顶层芯片技术以及芯片粒之间的工作活动。

制造可变性和工艺不匹配：对于芯片粒系统，整个系统的变化会引入更多的差异。凸点高度、键合质量和中介层电阻的变化可能会导致电源分布不对称。此外，不同代工厂生产的芯片粒之间的工艺差异可能会进一步影响电源完整性性能。

这也会影响芯片粒之间的互连。「系统级封装架构师的一个关键目标是以最节能的方式在芯片粒之间传输数据，这需要快速开启接口来传输数据，然后再将其关闭，」Eliyan 公司战略营销副总裁 Kevin Donnelly 说，「芯片粒架构师和设计师需要明白，开启和关闭接口会在短时间内产生大的电流尖峰，需要进行仔细的电源完整性分析，以确保电流变化率转换不会影响数据传输质量。」

为了缓解芯片粒设计中的电源完整性挑战，Nguyen 表示，架构师和设计师应该考虑以下几点：

电源分配网络设计与分析：在设计流程的前期要特别关注电源分配网络的结构和特性。使用先进的仿真工具进行电源分配网络分析。花精力对模型进行建模、关联和优化，以便在所有设计阶段都能很好地了解电源分配网络的质量。常见的错误是在设计过程

去耦策略：作为 PDN 分析的一部分，尽早制定良好的策略来分配片上和封装级去耦电容也至关重要。需要尽早研究和优化片上去耦电容与有源电路的布局之间的权衡。尽可能使用内插器集成或基于硅互连织物的电容器。

电源轨分区：避免在高噪声和低噪声小芯片之间共享电源轨。为不同的小芯片实现单独的电源域或隔离的电源岛。

噪声隔离和滤波：考虑实施片上低压差稳压器，以本地调节功率和过滤噪声。使用适当的滤波技术来抑制共享电源路径中的高频噪声。

动态电源管理：实施自适应电压调节或动态电压和频率调节，以实现节能运行。确保电源状态平稳转换，以防止瞬态感应电压下降。

热感知设计：这是小芯片系统的新设计意识，所有工程师和架构师都需要注意。共同设计热完整性和电源完整性，以防止局部加热影响电源性能。优化小芯片放置以平衡热量分配和功率分配。

制造可变性考虑因素：考虑不同小芯片之间的电阻、电容和电感的变化。与 OSAT 和代工厂密切合作，以获得高质量的凸块、互连、混合键合模型。管理小芯片之间的变异差异。

硅验证：执行广泛的制造后验证，以确保保持电源完整性。尽可能包括外部/内部探针或单独的测试图案，以便能够观察和提取交叉芯片连接、电源布线的特性。在硅启动期间。

「通过在设计过程的早期解决这些问题，小芯片架构师和设计人员可以增强电源完整性并确保多小芯片系统的可靠性能，」他补充道。

结论

在基于小芯片的设计中规划功耗相关效应比使用平面 SoC 要困难得多，并且需要在设计过程的一开始就进行。

「具有单独仿真的经典方法面临的问题是，必须对每个级别的潜在正电容效应和稳定电容效应进行良好建模，」Fraunhofer 的 Heinig 说，并指出这需要芯片封装接口的精确规范或协同仿真。「由于封装密度较低，因此必须降低每个芯片的电容百分比，这涉及到非常精确设计的电源网格。这在对封装和芯片中的电网进行全面仿真时效果最佳。

或者换句话说，它需要更广泛的系统级方法。「小芯片的设计不能孤立地完成其集成所需的封装和 PCB 解决方案类型，」Arm 的 DeLaCruz 说。「考虑到这些小芯片系统将趋向于在新兴节点中至少有一个小芯片，因为功率密度和由此产生的复杂性随着每个节点的缩小而增加，这一点尤其正确。小芯片设计人员需要考虑甚至测量代表性系统，以便为使用小芯片的其他方充分提供所需的集成指导。