导航计算机系统中CPLD配置软件串口更新研究
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3 CPLD的JTAG接口编程的软件设计
在硬件设计的基础上，为实现通过DSP的GPIO口模拟JTAG信号时序逻辑来对CPLD进行软件更新，需严格按照JTAG标准中的端口信号时序要求。对于本文所用的CPLD器件，其JTAG端口信号时序关系如图4所示。本文引用地址：https://www.eepw.com.cn/article/202351.htm
由图4可见，对于JTAG口时序逻辑需考虑如下3项内容：
(1)JTAG接口要求一个最小时钟周期TCKMIN。
(2)JTAG接口在TCK的上升沿采样TMS和TDI信号。因此在TCK上升沿之前，TMS和TDI要具有最小分别为TMSS和TDIS的建立时间，同时在TCK下降沿之后要保持最小分别为TMSH和TDIH长的时间。
(3)在TCK的下降沿，JTAT接口输出新的TDO值，并保持至少TDOV长的时间。
本文所用CPLD的JTAG端口时序参数要求如表1所示。
在本文设计的导航计算机系统中，DSP的工作主频为200 MHz，利用TI公司提供的库函数，由该DSP的GPIO口模拟的时钟频率最大不超过3 MHz，可以满足表中TCKMIN参数对应的最大10 MHz的要求。对于建立和保持时间等参数要求，可通过软件延时或定时器实现。由于在本系统的应用中，DSP在上电期间专注于CPLD的软件更新，所以本文将采用软件延时来实现这些参数要求，设计的JTAG口信号电平驱动函数模块代码如下：
利用上述代码，模拟实现的JTAG时钟信号频率为367．6 kHz。
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