基于网络编码的多信源组播通信系统，包括源代码，原理图等 (三)

信号名称

位宽 bit

I/O

描述

Wr_vld_arb

1

写DRAM控制器有效

Out_data_0

64

输出至DRAM的data

Out_ctrl_0

8

输出至DRAM德ctrl

Src_gen_seq

24

信源号、代的编号

Cam_vld

1

写CAM控制器有效

Port_num_dram

2

数据的接收端口号

Out_data_1

64

输出至output arbiter的data

Out_ctrl_1

8

输出至output arbiter的ctrl

Wr_vld_1

1

输出至output arbiter信号有效

信号名称

位宽bits

I/O

描述

out_data_3

64

O

输出至MAC层的数据总线

out_ctrl_3

8

O

输出至MAC层的控制总线

out_wr_3

1

O

输出有效

out_rdy_3

1

I

MAC层空闲标志

dcod_data_0

64

I

已经解码的IP数据包的数据总线

dcod_ctrl_0

8

I

已经解码的IP数据包的控制总线

wr_vld_0

1

I

写有效

wr_rdy_0

1

O

接收数据空闲标志

non_ip_data

64

I

非IP数据包数据总线

non_ip_ctrl

8

I

非IP数据包控制总线

wr_vld_1

1

I

写有效

wr_rdy_1

1

O

接收数据空闲标志

信号名称

位宽bits

I/O

描述

rd_dcod_reg_req_0

1

I

读取解码标志位请求

rd_dcod_src_gen_0

12

I

要读取的数据包的信源号和代编号

req_ack_vld_0

1

O

输出有效

alredy_decod_0

1

O

解码标志（“1”代表已经解码，“0”代表未解码）

rd_dcod_reg_req_1

1

I

读取解码标志位请求

rd_dcod_src_gen_1

12

I

要读取的数据包的信源号和代编号

req_ack_vld_1

1

O

输出有效

alredy_decod_1

1

O

解码标志（为1时代表已经解码，为0时未解码）

set_req

1

I

置位请求

set_src_gen

12

I

需要置位的数据包（表示已经解码完毕）

set_info_vld

1

I

置位信息有效

set_ack

1

O

置位请求响应

reset_req

1

I

复位请求

reset_src_gen

12

I

需要复位的数据包（表示解码后已发送完毕）

reset_info_vld

1

I

复位信息有效

reset_ack

1

O

复位请求响应

Signal Group

Signal Name

Direction

Bits

Description

Request Negotiation

p_wr_req

from user logic to block-of-data rd/wr module

1

1=request for write transfer (data are from user logic to DRAM), 0=otherwise

Request Negotiation

p_wr_ptr

from user logic to block-of-data rd/wr module

PKT_MEM_PTR_WIDTH

the start address of DRAM for transfer. Each unit is 16-byte piece

Request Negotiation

p_wr_ack

from block-of-data rd/wr module to user logic

1

1=the arbiter acknowledges that the write requester can proceed, 0=otherwise

Data Transfer

p_wr_data_vld

from user logic to block-of-data rd/wr module

1

1=the write data is valid, 0=otherwise

Data Transfer

p_wr_data

from user logic to block-of-data rd/wr module

PKT_DATA_WIDTH

the data transferred from user logic to DRAM

Data Transfer

p_wr_full

from block-of-data rd/wr module to user logic

1

1=notify the user logic to pause transfer the next clock cycle until this signal is deasserted, 0=otherwise

Data Transfer

p_wr_done

from block-of-data rd/wr module to user logic

1

1=this is the last write and no more write will be accepted for this block-of-data, 0=otherwise

Signal Group

Signal Name

Direction

Bits

Description

Request Negotiation

p_rd_req

from user logic to block-of-data rd/wr module

1

1=request for read transfer (data are from DRAM to user logic), 0=otherwise

Request Negotiation

p_rd_ptr

from user logic to block-of-data rd/wr module

PKT_MEM_PTR_WIDTH

the start address of DRAM for transfer. Each unit is 16-byte piece

Request Negotiation

p_rd_ack

from block-of-data rd/wr module to user logic

1

1=the arbiter acknowledges that the read requester can proceed, 0=otherwise

Data Transfer

p_rd_rdy

from block-of-data rd/wr module to user logic

1

1=block-of-data rd/wr module has data for user logic to read, 0=otherwise

Data Transfer

p_rd_en

from user logic to block-of-data rd/wr module

1

1=user logic reads out one word of data from the block-of-data rd/wr module, 0=otherwise

Data Transfer

p_rd_data

from block-of-data rd/wr module to user logic

PKT_DATA_WIDTH

data transferred from block-of-data rd/wr module to user logic

Data Transfer

p_rd_done

from block-of-data rd/wr module to user logic

1

1=this is the last read data and no more data will be read for this block-of-data, 0=otherwise

信号名称

位宽bits

I/O

描述

wr_vld_arb

1

I

Input_arbiter输入有效

out_data_0

64

I

输入的数据包的data_bus

out_ctrl_0

8

I

输入数据包的ctrl_bus

port_num_dram

2

I

输入信号的端口号，指明数据存放在DRAM的区域

wr_rdy_arb

1

O

写空闲信号

port_num_rd

2

I

读取数据包的区域

addr_vld

1

I

读地址有效

block_num_rd

8

I

数据包存放的block的起始地址

rd_idle

1

O

读空闲信号

in_rdy

1

I

数据输出输出允许信号

out_data

64

O

读出的数据包的data_bus

out_ctrl

8

O

输出数据包的ctrl_bus

data_vld

1

O

输出数据有效

端口名称

位宽 bits

I/O

描述

port_num_cam

2

In

数据写入的CAM号，即信道号

Src_gen_seq

24

In

输入数据包的信源号、代编号

Cam_vld

1

In

写有效

Cam_rdy

1

Out

写Cam准备好

rd_idle

1

In

DRAM准备好

block_num_rd

8

Out

读DRAM的地址

addr_vld

1

Out

读地址有效

port_num_rd

2

out

要读取的DRAM的编号

Pkt_vld

1

Out

要解码的数据包输出有效标志

Pkt_decoding

12

out

正在解码的数据包的信源号、代编号

Decod_com

1

In

数据包解码完成标志

has_other_factor

1

Out

有另外一个解码因子

Pkt_not_find

1

Out

所需要解码数据包未找到

pkt_need_src_gen

12

In

解码需要的数据包

need_pkt_vld

1

In

所需数据包有效

rd_dcod_reg_req_1

1

Out

读解码标志寄存器请求

req_ack_vld_1

1

In

标志位有效

Alredy_Decod_1

1

In

解码标志位

rd_dcod_src_gen_1

12

out

查询数据包是否已经解码