AHB总线协议

扩展数据周期的一个负效应是必需延长相应的下一笔传输的地址周期。A和C为零等待传输，B加入了一个等待周期，因此相应的C地址周期要进行扩展。

第一个周期，master发起一个操作A，并驱动地址和控制信号;

第二个周期，slave收到了来自总线的请求，将HREADY信号拉高;

第二个周期上升沿后，master发现有操作B需要执行，并且检查到上一周期的HREADY为高，则发起第二个操作B;

第三个周期，master获取HREADY信号为高，表示操作A已经完成;

第三个周期上升沿后，master发现有操作C需要执行，并且检查到上一周期的HREADY为高，则发起第三个操作C;

第三个周期上升沿后，slave由于繁忙插入了一个等待状态，将HREADY拉低;

第四个周期，master获取HREADY信号为低，知道slave希望等待，于是master保持和上一拍一样的信号;

第四个周期，slave处理完了事务，将HREADY信号拉高，表示可以继续处理;

第五个周期，master获取HREADY信号为高，知道slave已经可以处理B操作;

第五个周期上升沿后，B操作完成;

第六个周期上升沿后，C操作完成。

需要注意几点：

HREADY在一定程度上表示了slave的pipeline能力，在AHB中是2个pipe，也就是总线上最多存在2个未处理完的transfer。只有当总线上未完成的transfer少于2个时，master才能发起操作。

5.4 递增burst

T1，master传入地址和控制信号，因为是新的burst开始，transfer的类型是NONSEQ;

T2，由于master不能在第二个周期里处理第二拍，所以master使用BUSY transfer来为自己延长一个周期的时间。注意，虽然是延长了一个周期，但是master需要给出第二个transfer的地址和控制信号;

T3，slave采集到了master发来的BUSY，知道master需要等待一拍，所以slave会忽略这个BUSY transfer;

T3，master发起了第二个transfer，因为是同一个burst的第二个transfer，所以transfer的类型是SEQ;

T5，slave将HREADY信号拉低，告诉master需要等待一个周期;

T8时刻完成最后一个transfer。

需要注意的 虽然slave会忽略掉BUSY transfer，但是master也需要给出下一拍的地址和控制信号。

5.5 wrapping 4-beat burst

跟之前唯一的区别在于地址的不同，在0x3C地址之后，根据回环的地址边界，第三拍的地址变为0x30。一共四拍，4个地址，每个地址各不相同，这四个地址是一个回环范围。起始地址决定了回环操作的回环范围。

5.6 递增4拍burst

和上面的基本一致，只不过地址在0x30并不回环，而是递增。

6.控制信号

• Burst传输类型

burst不能超过1K地址边界。

响应信号

master发起一笔传输后，slave可以决定这笔传输的进程，而master不能取消已经发出的传输。slave通过HREADY信号反映传输是否完成，通过HRESP[1:0]反映传输的状态。

slave可以如下方式完成一笔传输：

立即完成一笔传输;

延迟一个或几个周期完成传输;

传输失败返回error;

延迟传输，释放总线。

传输完成HREADY

为高时传输完成，为低时传输需要延迟。

传输响应HRESP[1:0]

00: OKAY

01: ERROR

10: RETRY

传输未完成，请求主设备重新开始一个传输，arbiter会继续使用通常的优先级

11: SPLIT

传输未完成，请求主设备分离一次传输，arbiter会调整优先级方案以便其他请求总线的主设备可以访问总线

地址译码

地址译码器用于为总线上每个slave提供选择信号HSELx，选择信号是通过组合逻辑对地址码译码产生的。只有当前的数据传输完成后(HREADY为高)，slave才会采样地址和控制信号以及HSELx。在一定条件下可能会出现这样的情况：产生HSELx信号而HREADY为低，在当前传输后slave会改变。

每个slave最小的地址空间为1KB，所有的master的burst传输上限也是1KB，如此设计保证了不会出现地址越界问题。当一个设计不会用到所有的地址空间时，可能出现访问到一个不存在的地址的情况，这就需要增加一个附加的默认slave来为上面的情况提供一个响应。当SEQ或NONSEQ传输访问到一个不存在的地址，默认slave应该提供ERROR响应;当IDLE或BUSY传输访问到一个不存在的地址，默认slave会响应OKAY。地址译码器会带有实现默认slave的功能。

仲裁

仲裁机制保证了任意时刻只有一个master可以接入总线。arbiter决定哪个发出接入请求的master可以接入总线，这通过优先级算法实现。AHB规范并没有给出优先级算法，设计者需要根据具体的系统要求定义。一般情况下arbiter不会中断一个burst传输，将总线接入权让给其他master。当然未定义长度的burst传输是可以打断的，这要看优先级算法是如何规定的。如果一笔burst被打断，master再度获得接入权限时，会传递剩余的部分。如一笔长度为INCR8的传输在传递3 beat后被打断，master再次获得接入授权后，会继续传输剩余的5 beat，剩余部分可以由一个SINGLE和一个INCR4组成，或者一个INCR。

HBUSREQx：master向arbiter发出接入请求的信号。

HLOCKx：指示是否要进行不可中断的传输，这一信号与HBUSREQx同时由master向arbiter发出。

HGRANTx：arbiter产生指示master获得授权，当HGRANTx信号为高同时HREADY为高时，master可以向总线传输地址信号。

HMASTER[3:0]：arbiter产生指示哪个master获得授权，这一信号用于地址控制多路来选择哪个master接入总线。

HMASTERLOCK：arbiter产生指示当前传输是否为锁定序列传输。

HSPLIT：供支持SPLIT传输使用。