PCIe 3.0的接收机物理层测试方案 作者： 时间：2017-02-06 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> PCIE 3.0接收端抖动容限测试设置及连接示意图及测试结果：2012-12-18 11:26:35 上传下载附件 (139.15 KB)接收机测试推荐使用的码型为Modified Compliance Pattern；对于Add-In Card被测件来说，误码测试仪输出的100MHz的时钟需要连接到CBB板的时钟输入端口；对于System被测件来说，CLB板上来自于被测系统的100MHz时钟输出需要连接到误码仪的参考时钟输入，经过规范要求的PLL滤波后，用于驱动仪器的信号传输。误码仪做误码检测时需要过滤到为了信号同步而插入的SKP码。 上一页 1 2 3 下一页
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