PCI总线互连之时序分析与仿真验证

1. 信号完整性仿真的一个实例说明

PCB设计与仿真背景介绍：10Gb网络交换基板(Basecard)。一些参考设计数据列举如下：

a. 基板特点。双ixp2800网络处理器设计，可支持多口百兆电口与多口1Gb以太网业务及OC-192 10Gb业务数据端口等光口，64位/66MHz CPCI(Compact PCI)底板接口。

b. 网络处理器(NPU)。Intel ixp2800主芯片，16个集成微引擎(实现超高速数据层并行处理能力)，工作速率为1.4 GHz；一个XScale内核(核心管理器)，工作速率为700MHz。

c. 集成高速内存控制器。工业标准RDRAM，工作速率为800/1,066MHz，峰值速率为2.1GBps，QDRII SRAM，工作速率为233MHz，每通道峰值速率为1.9GBps。

d. 集成媒介交换接口。2个单向16位的LVDS差分信号，工作速率为500MHz，SPI-4或CSIX协议。

2. PCI总线的仿真与验证

图3描述了整板PCI设备之间的互连关系。如图3所示，设备互连关系较复杂，如何保证正确的时序是设计成功与否的关键。

图3：PCI设备互连关系图

图4给出了经提取的N_PCI_AD23(有IDSEL信号功能)的拓扑结构图(Topology)，表示主域(host domain)端的电路连接关系。

图4：N_PCI_AD23信号拓扑结构图

经过对仿真与验证阶段的仿真参数的调整、仿真的实施(仿真模型在布局阶段已作建立)，得到如下建立与保持时间(setup/hold)数据，见表1。

表1：PCI地址/数据复用总线的setup/hold时序表

由于为64位总线，本表仅列举了部分总线信号数据，同时列举了相关PCI规范(ver2.3)要求，以作对比并形成判断的基准。本处省略公共时钟(common-clock)总线时序的理论推导与数据分析，只作设计结果的数据分析与验证。表1中的3ns/0ns的setup/hold数据来源于PCI局部总线规范REV2.3。

对设计提取的表示点对点的连接关系的N_PCI_REQ(总线请求与授权信号)时序表数据简要摘录如下：规范要求的setup/hold为5ns/0ns，实际范围在5.824-7.292ns/3.443-5.426ns之间，由此数据可知，setup/hold较其它总线时序宽松很多。

经过对所有PCI总线相关信号的仿真数据的分析，包括主域与应用域(utility domain)端，可以得出结论，本环节设计合格，可以进行其它环节的仿真与验证。

参考文献

1.IXP2800 NPU DATASHEET，Intel Corporation.

2.STEPHEN H.HALL,GARRETT W.HALL,JAMES A.MCCALL.HIGN-SPEED DIGITAL SYSTEM DESIGN.