S3C44B0X应用设计 - 存储器组设计
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图 4-8.用半字 SRAM 设计的半字 SRAM 组
图 4-9.字 EEPROM/SRAM 组设计
S3C44B0X的EDO DRAM组的设计
DRAM组6-7，可以有着不同的数据总线宽度，并且数据总线宽度由S/W，一个BWSCON 特殊功能寄存器组控制的。DRAM 组 6-7 的一个设计样例如图 4-10 和 4-11 所示。
图 4-10.半字 EDO/Normal DRAM 组设计
图 4-11.字 EDO/Normal DRAM 组
S3C44B0X的SDRAM 组的设计
S3C44B0X 同步 DRAM 接口特性如下：(1)SDRAM 的最大行地址：10 位；(2)CAS 延迟：2/3 周期。
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