基于FPGA的多路图像采集系统的软件设计
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3 ITU656解码
ITU656解码模块根据ITU656标准将4：2：2的数据流解码成ITU656标准视频流。ITU656并行接口除了传输4：2：2的YCbCr视频流外，还有行、场同步所用的控制信号。PAL制式的图像一帧有625行，每秒扫描25帧；每行数据由1128字节的数据块组成。其中，PAL制式23～311行是偶数场视频数据，312～552行是奇数场视频数据，其余为垂直控制信号。
图3为ITU656每行的数据结构。每行数据包含水平控制信号和YCbCr视频数据信号。视频数据字是以27兆字／秒的速率传送的，其顺序是：Cb，Y，Cr，Y，Cb，Y，Cr，…其中，Cb，Y．Cr这3个字指的是同址的亮度和色差信号取样，后面的Y字对应于下一个亮度取样。每行开始的288字节为行控制信号，开始的4字节为EAV信号(有效视频结束)，紧接着280个固定填充数据，最后是4字节的SAV信号(有效视频起始)。本文引用地址：https://www.eepw.com.cn/article/191256.htm
SAV和EAV信号有3字节的前导：FF、FF、00；最后1字节XY表示该行位于整个数据帧的位置及如何区分SAV、EAV。在每个时钟的上升沿读取从解码芯片传来的8位数据。当检测到一行数据的开始标志FF0000XY时，检测到SAV信号或EAV信号，提取H、F、V信号。然后发出开始命令，同时开启行列计数器，开始对接下来的图像数据进行解码，根据每个8位数据自身带的信息，判断该数据为Y，Cr还是Cb，从而得到Y，Cr，Cb各分量的值。解码流程如图4所示。
4 帧存储控制器与LCD／VGA显示控制器的设计
4．1 数据格式的转换
根据前面第2节的介绍，从ITU656解码模块出来的数据为8位4：2：2的YUV空间图像数据，而LCD／VGA显示器只能接收RGB数据。因为Y-CrCb4：2：2格式不能直接转换为RGB，所以需要先转换为YCrCb4：4：4格式。
我们知道解码芯片得到的视频数据是顺序为Cb，Y，Cr，Y，Cb，Y，Cr，……的序列，存储的时候将一个Y与一个C(Cb或Cr)结合起来组成一个16位的数据。而当数据被读出来时就要将这些视频数据转换为每个像素占24位(Y、Cb、Cr各占8位)的4：4：4的数据流。4：2：2到4：4：4的转换采用最简单的插值算法，在采样的时候，每隔一个像素才采一次色度值(Cb和Cr)。在转化时，直接将前一个有色度信息的像素点
的Cr以及Cb的值直接赋给后一个像素的Cr和Cb，这样就能得到4：4：4的像素数据，每个像素占用24位位宽。
4．2 帧存储控制器
作为系统的重要组成部分，帧存储控制器主要用来进行有效数据的缓存。视频数据在FPGA1的控制下乒乓写入两片SRAM。乒乓技术应用的关键在于乒乓切换信号frame的产生，本系统中根据视频解码芯片的奇偶场信号RTS0来产生帧切换frame信号，也就是一个RTS0周期切换一次。一个RTS0周期由一个奇场和一个偶场组成，是一副完整的画面。当frame为1是，FPGA通过计数器的计数截取最终显示所需要的有效的像素点信息按照SRAM的控制时序写入SRAM1，同样当frame为0时，将对应的像素信息写入SRAM2，如图5所示。
系统加电的同时，4片视频解码芯片同时工作，为了保证数据采集的准确性和显示的同步性，系统内生成一个八倍于像素时钟的写时钟信号write_clk，这样，在一个像素时钟周期，写时钟信号已经过了八个周期，而每两个周期分别完成一路图像数据的写过程。
由于SRAM是一维存储空间，一个地址对应一个数据。所以在写入数据时将SRAM的地址空间划分为4段，每一段用来存储一路图像数据。
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