低功耗10位100 MHz流水线A／D转换器设计
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1．2 运放共享技术
根据流水线ADC工作的原理，从时序上来看，单个的MDAC中的运放只有在保持相处于放大状态。而且前一级的保持与后一级的采样同时进行，整个ADC在全同步时钟控制下运行。在采样相时，运放处于失调消除状态，对电路不能产生任何作用，但同时运放仍要消耗大量的静态功耗。所以采用运放共用技术很明显能够减少一半的运放，减小大量的功耗。
图3为运算放大器共用技术的原理图。相对于普通结构MDAC的流水线ADC，该改进结构的ADC两级共用一个运放。在时钟相clkl时，n级采样余量信号为Vres(n-1)，n+1级利用运放处于保持状态。但当下一个相位时，n级利用同一个运放进入保持状态，而n+1级则采样为Vres(n)，也就是n级的余量输出。图3中只给出了单端结构，实际的电路一般都为全差分结构。本文引用地址：https://www.eepw.com.cn/article/180264.htm
但是，运放共用技术存在2个缺点：一是该技术需引入新的开关，进而引入了串联电阻，该串联电阻与运算放大器的输入电容结合，影响了增益级的建立时间。在高采样频率情况下，通常通过增大开关的宽长比来减小串联电阻，但是增加了开关引入的非线形和失调即沟道电荷注入、时钟馈通。二是运算放大器的输入失调没有时间置零。因此由于放大器的有限增益，每次输入采样值均受前次采样的影响，同时放大器总是工作在保持状态下，其引入的失调电压和1／f噪声亦不能消除。从而影响电路的性能。
在本设计中，为了避免由于运放没有失调消除的过程而产生误差累积的问题，通过增加一个失调消除开关和增加一个失调消除脉冲，可以较好地解决这个问题。
如图3中所示，clkA时钟为运放输入失调消除时钟相，clkl与clk2为整个ADC电路所用的两相不交叠时钟。由于在运放共享结构中，运放在clkl与clk2两相均处于保持状态的负反馈中。为了不改变电路结构和时钟相，在clkl与clk2均为低的时候，引入一个新的时钟脉冲clkA，来开启运放输入端连接到地的一个开关进行失调消除。通过这样在两相不交叠时钟间隙增加一个失调消除脉冲，较好的解决了运放共享结构中输入失调累积所造成的影响。
2 电路设计实现
2．1运 算放大器的设计
为了达到10位以上的线性度，放大器的开环放大倍数至少大于60 dB；为了满足100 MHz的采样频率，放大器的稳定时间需小于5 ns。鉴于上述要求，本文设计的运放为折叠式全差分共源共栅结构，并采用增益增强技术(gain-boost)来提高增益。尽管折叠式共源共栅运放与套筒式共源共栅运放相比较具有功耗大、折叠点处寄生电容较大等缺点，但它却具有高摆幅的优点，尤其是它的输出范围不会受到共模输入电压的影响。这对模／数转换器的动态范围的提高是非常有帮助的。
本文通过调整电路参数，以得到优化的电流，使其恰好同时满足转换速率和建立时间对放大器电流的要求。传统的设计方法只是经验性的使转换速率约为1／2个采样周期的1／3～1／4，因此，它比传统设计方法具有更小的功耗。
运放电路如图4所示，运放的增益为：
图4中Ap，An分别为增益增强的辅助运放，辅助运放同样采用折叠式共源共栅结构。可见增益增强技术引入了辅助放大器无疑极大的提高了主放大器的增益，但是它也在放大器的传输函数中引入了一对零极点对(pole-zero doublet)。尽管它对放大器的频率响应没有影响，但却影响了放大器时域响应。一般要求辅助放大器的单位增益带宽至少与主放大器的带宽相等或稍大，此外要求它的次主极点尽可能大，也就是它的相位裕度要求75°以上。
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