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基于PCI ExPress实时视频采集系统的设计

作者: 时间:2011-03-15 来源:网络 收藏

3.1.3 电路的配置
在FPGA内I2C总线控制器,配置为和解码器I2C接口时钟一致的接口总线。通过FPGA上电配置,达到对FPGA内的FIFO初始化,初始化数据为电路的配置数据,配置数据见表1。

本文引用地址:https://www.eepw.com.cn/article/166203.htm


3.2 FPGA
3.2.1 FPGA器件选型
FPGA型号的选择主要以下方面考虑:具有Express总线;通道不低于x8;具有嵌入式微处理器;合适的I/O管脚数和资源,支持所需的电平标准;具有较低的功耗;合适的性价比。
因此,选择Xilinx公司的Virtex-5系列的XC5VFX3-0T,封装为FF665 Express总线;具有PowerPC440嵌入微处理器。配置芯片选用容量为1 GB的CF卡。
3.2.2 FPGA的性能和资源
1)时钟资源32条全局时钟总线,对整个器件上的所有资源进行时钟控制,且可以驱动逻辑信号;
2)时钟管理技术 时钟去歪斜、频率合成、相移和动态重配置等功能;
3)锁相环作为广谱频率的频率合成器,并且与CMT的DCM配合作为外部或内部时钟的抖动滤波器;
4)BLOCK RAM 2 448 Kb,可配置为RAM、双口RAM和FIFO等,且其内容能够初始化;
5)可配置逻辑块 实现组合逻辑和时序逻辑的主要资源;
6)SelectIO资源 可支持种类繁多的标准接口。包括输出强度和斜率的可编程控制以及实现数控阻抗的片上终端;
7)SelectIO逻辑资源 包括组合输入/输出、三态输出控制、寄存输入/输出、寄存三态输出控制、DDR输入/输出和DDR输出三态控制;
8)高级SelectIO逻辑资源 输入串并转换和输出并串转换;
9)DSP逻辑片 64个550 MHz DSP48E slice,每个DP48E包括1个28x18的乘法器、1个加法器和1个累加器。利用Xilinx ISE的FPGA Edit也可观察FPGA的内部结构。
3.3 数据缓存
由于 Express的总线波特率为2.5 Gbps,远大于1路后的数字视频信号。当视频数据经并行总线传入FPGA内,通过配置为异步输入输出的FIFO进行数据缓存,提高总线使用效率。如果PCI Express总线为×1通道,PAL制式视频转换为常用的8位4:2:0的YUV格式数字视频,按照PCIExpress总线传输有效数据1.62 Gb/s计算,理论上可以传输36路。
3.4 FCI Express接口实现
利用具有PCI Express的FPGA来,选用Xilinx公司的Virtex-5 LXT系列的FPGA,利用其内的PCI Express IP核进行,完成功能如下:用户接口的本地链路成帧接口;64位数据总线宽度与3位提醒总线;包化接口,带用于标记包的帧起始(SOF)和帧结束(EOF);传输和接收方向用户接口的包中断特性;帧错误检测支持;多通道配置支持:×1、×2、×4和×8;这里通道配置为×1;每通道1.62 Gb/s或更高的吞吐量;利用集成端点模块中的自动协商功能,可以在某些通道不能工作时使设计使用较低的带宽;物理层中使用的8B/10B解码和解码。此方案虽开发难度大、周期长,但具有外电路围简单,硬件成本低,设计灵活、集成度高且易升级等特点。其接口电路如图3所示。



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