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数字电路设计 文章

高速数字电路设计之串音分析

  • 由于目前大部分的数字电路中,要求时序控制时间已达到 psec 的范围。因此,在这些系统中,各种组件相互链接的导体不应再只被看作是一根简单的导线,而应将视之为呈现了高频效应的传输线。如果这些传输线没有经
  • 关键字: 数字电路设计  串音分析  高速  

低功耗制造性测试的设计-第二部分

  • 假设设计的某个时钟驱动了大量触发器,以至它们的峰值开关动作超过设计的总体功率预算。我们不希望测试逻辑去改变任何时钟,相反我们将设计分割成N个模块,各模块具有自己的扫描启动引脚,并且包含自己的扫描压缩逻辑和扫描链。(如图2所示)模块的数量和组成需要仔细选取,以便任何单个模块(包括具有大部分触发器的模块)的触发器开关速率不超过总功率预算。从这方面讲,可以认为分割将功率预算硬连(hardwire)进了设计。
  • 关键字: ATPG  数字电路设计  SoC  DFT  
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数字电路设计介绍

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