良好FPGA信号完整性的实现方法

良好FPGA信号完整性的实现方法
Signal Integrity of Stratix II

Altera公司 FPGA产品部 高级技术行销经理 Lalitha Oruganti

简介
信号完整性是高速系统设计的关键因素。较差的信号完整性会导致工程成本增加，延缓产品发布，降低产品收益。在当今要求产品能够及时面市的半导体市场上，忽略信号完整性可能会造成高达几百万美金的代价。高速系统中如何保持信号完整性无疑取决于对FPGA的选型。
本文阐述Altera Stratix II的基准测试，测试结果表明，Stratix II FPGA显示出良好的信号完整性；以及Altera的信号完整性设计过程，此技术优势在Stratix II FPGA中是如何体现的。
以下三种设计层次上的几种因素会导致较差的信号完整性：
n 芯片级__不恰当的I/O缓冲设计、电流回路不足等。
n 封装级__封装电感过大、走线失配、布线不当、电流回路不足等。
n 电路板级__交叉串扰、反射、信号衰减、EMI/EMC等。
芯片级和封装级信号完整性完全取决于芯片制造商的IC和封装级设计。电路板级信号完整性主要依赖于芯片和封装质量以及用户电路板设计的好坏。可以通过提高芯片和封装内部的信号完整性来减轻电路板设计负担，优化系统性能。

信号完整性基准测试
本文在三个方面介绍Stratix II的信号完整性，包括1Gbps、1.3Gbps的LVDS信号以及660Mbps的HSTL信号。此外，还进行了Altera Stratix II IBIS模型与实验室测量结果相关性仿真来验证Altera仿真结果。参见图1。

Stratix II 的 FPGA信号完整性          Altera公司

图 1: Stratix II的 FPGA LVDS眼图测量仿真设置

表 1: Stratix II的 I/O信号完整性测试设置

测试设置参数
Stratix II
IBIS模型
由Altera网站下载，2005年1月4.1版
软件
IBIS软件3.2版
封装
F1020封装
电压
标称
温度
25