为高速A/D转换应用设计无噪声时钟

A/D转换设计中的噪声有三个来源：量化噪声、ADC自身产生的噪声以及源于转换器周围电路设计与布局方法的噪声。前两种噪声主要取决于在设计中选择的 ADC 器件。第三种噪声则主要是设计能力的反映，特别是时钟电路。时钟信号上无用的时基抖动、时钟线的错误设计以及时钟线布线错误等，都可以使噪声耦合到模拟信号转换过程中。

需要无时基抖动的时钟
时基抖动是描述在一个波形里各个周期间的差异，ADC 采样时钟里的时基抖动会增加噪声。实际上，在对高频输入信号进行数字化处理时，时基抖动是主要的噪声源。这是因为，ADC 时钟里的抖动会引起信号采样时间的变化，从而导致采样信号的输出也发生变化。例如，如果打算在波形每个周期的同一点上进行采样，但由于时基抖动的原因，采样电平可能会在 1.14V~1.15V 之间变化，大约 10mV 的范围。这就意味着在 ADC 的输出端有 10 mV 的噪声。对一个 6 或 8 位精度的转换器来说这可能不算什么问题，但对更高精度转换器的影响就不可忽视了。
在系统信噪比不下降的情况下，最大时基抖动容错率由 ADC 精度和输入信号频率决定。最大允许时基抖动的公式是：
tj=1/(2(n+1)