基于CN8980芯片组的HDSL2设备设计

CN8980芯片组的结构与特性
CN8980芯片组由两部分组成：模拟部分和数字部分。
模拟部分
AFE和线路驱动实现线路信号的传送与接收功能，线路信号包含两种模式：HDSL2 OPTIS和HDSL1 2B1Q。其功能模块包含D/A和A/D变换，数据变换的反混叠(anti-aliasing)，信号滤波，增益控制和线路驱动。AFE由DSP收发器进行控制。
数字部分
?可旁路的成帧器/映射器
成帧器/映射器是一个高性能的比特流处理引擎，可以处理任何HDSL帧结构，支持ANSI HDSL2 和ETSI HDSL1标准帧结构。它进行EOC(嵌入操作信道)，和有效载荷比特的插入和提取，数据的加扰处理，比特填充，以及同步检测。CN8980成帧器支持原始速率的T1/E1成帧和非帧模式，同步和异步有效载荷映射，以及每个时隙随机或固定数据插入。此外，它还能够进行外部时隙增减控制，比特误码率测量，以及支持1、2、4、8比特时隙的可编程有效载荷映射。
?采用格栅编码的速率自适应比特泵DSP
速率自适应DSP负责回波抵消，线路均衡和数据编码。能够进行2、4、8、16电平PAM编码，包含集成软件控制的时钟用于恢复和合成功能。DSP模块中的发送器将从DSL成帧器处收到的数据映射成PAM编码的符号，再经格栅编码和发送滤波处理后，发送到AFE。DSP模块中的接收器接收来自AFE的串行数据和比特泵发送的经过预编码的符号，并将这些经过预编码的符号送到回波抵消器(EC)。回波抵消器对回波响应进行评估，并将AFE发来的信号减去回波响应。回波处理后的信号还要通过前向均衡(FFE)和判定反馈均衡(DFE)，最后再由格栅编码调制(TCM)译码器恢复出信息比特。

图1CN8980芯片组功能框图

图2系统基本框图

图3 PCM接口部分连接示意图

图4模拟前端芯片连接示意图

?高性能微内核处理器
片内8051兼容微内核处理器提供DSP控制和调度，另外也可以作为通用控制器对外部器件进行控制，比如控制编解码器或T1/E1成帧器以及与网络管理软件进行通信等。
CN8980芯片组功能框图如图1所示。
在设备结构上，CN 8980支持多信道线路卡。具有以下特性：单个启动ROM装载；每个信道全自动启动排序；每个高速PCM接口允许最大八个设备共享一条通用PCM总线；集成的成帧器支持每个信道的任意时隙分配；信号信道支持点到多点训练。

HDSL2系统总体方案的设计
方案采用单线对HDSL2配置，实现T1/E1数据传输，线路编码为OPTIS技术，采用片内8051进行系统控制。设计中充分考虑了未来的升级与设备扩展，设计了多线对数据与控制接口及配置开关，通过配置开关、软件的改动和外加控制即可实现系统的扩展与升级。在保证对现有HDSL设备兼容的同时，实现了先进的HDSL2技术。系统基本框图如图2所示。
CN8980芯片组采用三芯片方案，即收发器(Zipwire2 Tranciever)、成帧器(Zipwire2 Framer)和模拟部分(Zipwire2 AFE)分别为一枚芯片。
系统有以下两种工作模式：
?单板工作模式，支持1T1、1E1、和单线对可变速率，数据速率范围可以为从144kbps到4624kbps之间，以16kbps为一级的任意速率，即成帧器支持的速率为N*64kbps+16kbps。
?多板工作模式，2块到8块系统电路板通过多板接口进行连接，支持2T1、2E1和3E1 HDSL1配置，可以用于多端口设备和DSLAM设备。

系统各部分的设计

图5 RS-232接口连接示意图

图6 HOST控制连接示意图

图7 主程序流程框图、

PCM总线接口
PCM接口为DSL成帧器与其它标准T1、E1或N×64kbit设备的连接提供接口,采用Rockwell半导体系统公司的Bt8370芯片，支持T1/E1格式的数据收发。Bt8370与HDSL2成帧器之间的连接示意图如图3所示。
图中CLADO、RSBCKI和RCKO是T1/E1接收时钟，RPCMO是T1/E1接收数据，RMSYNC是T1/E1接收复帧同步，TSBCKI和TCKI是T1/E1发送时钟，TPCMI是T1/E1发送数据，TMSYNC是T1/E1发送复帧同步。
模拟前端(AFE)部分
AFE对外提供数字接口和模拟接口。数字接口即DSP接口，与HDSL2收发器的DSP相连，用于数据传输。模拟接口由线路驱动反馈电阻、阻抗匹配电阻、外部混合电路和变压器组成，与双绞线相连。
模拟前端部分是HDSL2收发器与铜双绞线之间的接口，完成HDSL2数字信号与线路模拟信号之间的转换，发送时提供足够的线路发送功率，接收时完成初步的信号滤波等功能。HDSL2线路工作频率较高，这部分的性能直接关系到系统传输性能的好坏。因此，这部分的设计非常关键，元件的选择与电路的设计都有严格的要求。CN8980芯片组用单独的一块芯片完成模拟前端的功能，它与HDSL2收发器之间的连接示意图如图4。
图中ser1_tx、ser2_tx是HDSL2发送数据信号，ser1_rcv、ser1_rcv，ser1_rcv为HDSL2接收数据信号，afe_clk，up_w_da等信号是HDSL2收发器对HDSL2模拟前端芯片的控制信号。
模拟前端比较重要的部分还包括混合电路和过击保护电路，混合电路的目的是建立传输线路的阻抗模型，通过这个阻抗模型生成近似的传输信号回波，将线路变压器上的信号减去这个近似回波就可得到一阶接收信号的近似值。尽管CN8980内部包含数字回波抵消器，但是混合电路减少了模数变换器(ADC)的输入信号电平，有效地减少了短环路上的ADC溢出，增加了接收信号的量化分辨率，从而得到更好的信号处理性能。
系统中包含两个混合电路，可以满足较大范围的环路特性和数据速率。两个混合电路中一个用于高速率情况，一个用于低速率情况，在系统启动时，软件将检测哪一个混合电路能够提供最好的回波抵消性能，从而作出选择。
这部分电路中变压器的选择也是一个值得特别注意的问题。线路变压器实际上是一个高通滤波器，用于传输线路与电路板之间的直流隔离。CN8980要求变压器的匝数比必须为5:1(线路侧:电路侧)。同时变压器的一次电感值L是一个要求非常严格的参数，如果电感值太高，滤波器的截止频率将太低，CN8980的回波抵消器不能抵消回波的低频成分和信号互调干扰；反之，如果L太小，截止频率太高，一部分信号分量被滤除掉，将造成信噪比的降低。最后，变压器的选择还必须考虑回波损耗值，以尽可能的优化系统性能。
在混合电路的设计中采用了NPO和具有低电解吸收率的电容，保证电路具有良好的线性特性和回波抵消性能。通过过击保护电路的设计，使系统具有良好的抗雷击性能。
RS-232接口部分
系统中提供了两路RS-232串行接口，接口驱动芯片采用MAXIM公司的MAX233，接口为标准9针插头。这一部分的电路设计简图如图5所示。
第一路RS-232接口用于PC机或其他网络终端与系统之间的通信，进行网络管理和系统调试等。数据传输采用异步模式：38400波特，一个开始比特，8个数据比特，一个终止比特，没有校验。PC机对系统进行控制时，通过调用系统API命令实现。
第二路RS-232接口被定义为Group talk接口，用于多组CN8980芯片组同时工作时(如多线对工作模式和多电路板堆叠模式)，主芯片组与从芯片组之间的通信，进行控制或进行程序的装载等。同时这路信号提供了一个用于内部底层软件的调试接口。数据传输采用异步模式：115200波特，一个开始比特，8个数据比特，一个终止比特，没有校验。
由于CN8980片内CPU与仿真接口直接并联，为防止在系统调试时发生冲突，在发送数据线上设置了三态门，对片内CPU与仿真接口进行隔离。
HOST端口
在多设备工作模式下，需要外部CPU对各个设备进行协调控制，因此，在系统中设计了HOST端口，它直接与内部HOST总线连接，通向片内CPU。在开发、调试和测试外部CPU控制程序时，使用HOST端口将非常方便。HOST端口与片内CPU之间的通信通过HOST RAM实现，在外部CPU对设备发出控制指令时，将信号通过HOST端口写入HOST RAM，产生中断信号，由片内CPU进行处理，反之，HOST读取片内CPU写入HOST RAM中的信息得到反馈信息。HOST CPU对设备的管理与控制采用API命令的方式进行。
当设备作为MASTER设备时，其片内CPU可以最多控制7台SLAVE设备，可以将这8台设备编为一组，由外部HOST CPU通过MASTER设备的HOST端口对这一组进行控制管理，CN8980芯片组对HOST CPU能控制的设备数目没有限制，因此通过这种方式，可以组成一个庞大的设备组，达到巨大的通信线对数，非常适合作为局端设备。这种组网方式如图6所示。
图中，每一组的设备0为MASTER设备，与HOST总线相连，与HOST CPU进行通信，设备1~设备7为SLAVE设备，通过Group talk接受MASTER设备的控制。
片外CPU/仿真接口
CN8980芯片内部自带8051CPU，但是可以通过跳线屏蔽掉，通过外部8051CPU/仿真接口使用板上的外部8051CPU，片外8051CPU/仿真接口也用作内部8051CPU代码的调试接口。
注意，这里的片外CPU和通过Host Port外接主CPU有所不同，这里的片外CPU使用需要屏蔽掉CN8980芯片组的内部CPU，而Host Port外接主CPU使用时，是通过API函数调用的方式对内部CPU进行操作，通过内部对系统进行控制，内部CPU仍然是工作的。
系统软件流程如图7所示。
Boot Code State
CN8980芯片内嵌8051CPU带内置256Byte直接和间接访问RAM；2K不可编程ROM，内部为系统初始化启动代码；1KByte双向HOST端口RAM，8KByte数据RAM，64KByte程序RAM(低端2KByte和不可编程ROM重叠，高端1KByte和HOST端口RAM重叠，因此是不可访问的)；由于系统的功能很多，并且片内CPU要控制一些外部设备，程序量较大，并且考虑到系统的许多升级与扩展只需要通过软件的升级就可以实现，为保证足够的升级空间，因此系统中外加了1Mbyte的flash ROM和32Kbyte的RAM空间。
系统不同的工作和配置模式，采用的程序装载进入程序RAM内的方式都不一样，以保证系统的协调工作。主要包含以下方式：
?从外部flash装入(MASTER设备)——每块电路板只需要一块flash ROM；
?通过HOST端口从外部CPU装入(MASTER设备)；
?通过RS232接口从外部HOST主机装入(MASTER设备)；
?通过Group talk接口从MASTER设备装入(SLAVE设备)；
HDSL2设备在将要执行完启动片内ROM中的代码时将进行程序的装入，根据BOOTOP开关的设置设备选择程序装入的来源及装入方式。MASTER可以通过设备内FLASH、RS232接口、HOST端口进行装入，在装载完成以后将根据BOOTOP开关的设置决定是否通过Group talk向SLAVE设备进行装载。SLAVE只能通过Group talk装入。MASTER对SLAVE设备的程序装载既可以采用广播方式对所有的SLAVE同时进行装载，也可以一次只对特定的一台设备进行装载。在装载完后，操作码将通过API命令对装载进行校验，这时每台设备都将进行完全的自检，片内8051和外部HOST CPU都能进行装载校验过程，但是有所不同：片内8051只能对一组设备(最多7台设备)进行校验，而外部CPU能校验所有的设备组。
_DSL Initialization State
局端设备和远端设备都会进行初始化，在初始化过程中，软件对设备进行缺省配制后进入Out-of-Service Check state.
Out-Of-Service Check
CPU 查询START[5：0]的状态来决定程序是否进入空闲状态，如果进入空闲状态则程序旁路HDSL2配置，并关闭DSL LOOP管理器。PCM收时钟与发时钟保持一致来驱动PCM总线，HOST处理器将通过API命令对系统进行设定。
Configure ZipWire2 State
CPU查询START[5：0], BOOTOP, DIP 开关的状态对HDSL2进行配置。
Handle Test Mode States
CPU查询START[5：0]的状态来决定是否进入自检模式，如进入自检模式，则关闭DSL loop管理器和Activation State管理器。HOST处理器可通过API命令启动DSL loop管理器和Activation State管理器。
DSL Reset Check
如果程序不停启动DSL loop管理器和Activation State管理器，HOST处理器可通过API命令对设备进行软复位。
API Manager
API管理器是处理通过 Host Port/RS232/ Group Talk 接口送来的API命令的执行机构。外部HOST 处理器只能与Group Master通信，Group Master则通过Group Talk Serial Link协议转发HOST 处理器的API命令到Group slaves或将Group slaves的状态转发到HOST 处理器。
Bit-pump Manager
Bit-pump(比特泵)管理器负责系统训练过程，而且在正常操作中对温度和环境变化进行自适应调整。
DSL Framer Manager
DSL Framer管理器负责保持DSL帧结构和对系统性能进行监测。
DSL Loop Manager
DSL loop管理器负责对环路反转和切换主环路，主环路是到达正常状态的第一通道，如果主环路失效，DSL loop管理器自动把下一条可用通路设为主环路。

结语
第二代高速数字用户线技术(HDSL2)是一项最新的铜线接入技术，其良好的频谱兼容性、高速对称的数据传输能力、较远的传输距离使其在恶劣环境条件下快速提供宽带接入具有其它技术不可比拟的优越性，可广泛应用于Internet和接入网或E1、T1传输等领域，具有广泛的应用前景。■

参考文献
1. HDSL2_Technology_ Overview_Whitepaper，Levelone Company, August 1999.
2. Zimmerman，HDSL2 Tutorial， PairGain Technologies， 1998.
3. CN8980_DataSheet Conexant Company, 1999.