一种降低失调影响的低噪声带隙基准电路
张 哲，余先银，张启辉（电子科技大学 电子科学与工程学院，成都 611731）
本文引用地址：http://www.eepw.com.cn/article/201909/405218.htm摘 要：基于经典的带隙基准电路原理，通过优化电路结构和采用寄生NPN晶体管，提出了一种可以降低运放失调电压和等效输入噪声影响的低噪声带隙基准电路。利用运放钳位流过晶体管的电流的比例，降低了运放失调电压和等效输入噪声至带隙输出电压的增益，实现了更稳定的基准电压输出。电路设计采用GSMC 0.18 µm工艺，经过Hspice仿真验证，在2.5 V电源电压下，基准输出电压为1.2 V；在（-40~125）℃温度范围内，基准电压温度系数为3.16×10 -5 /℃；在10 Hz处，噪声密度为2.67μV/ Hz √ ，低频下电源抑制比（PSRR）在95dB以上。
关键词：带隙基准电压源；降低运放失调电压影响；低噪声
0 引言
基准电压模块是数模转换器（DAC），模数转换器（ADC）、锁相环（PLL）等电路中不可缺少的基本模块，其性能直接影响系统的精度和稳定性，其中带隙基准电路是应用最为广泛的一种基准电压模块。但是，由于标准CMOS工艺中运放的高失调和高噪声现象，带隙基准电压的精度低，功耗大，并且带隙基准输出电压中包括了放大的运放输入失调和噪声，极大地限制了带隙基准电路在高精度电路系统中的应用 [1-3] 。
本文在分析带隙基准电路原理的基础上，通过优化电路结构和采用寄生NPN晶体管，提出了一种可以降低运放失调电压和等效输入噪声影响的低噪声带隙基准电路。利用运放钳位流过晶体管的电流的比例，降低了运放失调电压和等效输入噪声至带隙输出电压的增益，实现了更稳定的基准电压输出。
1 电路设计
1.1 传统带隙基准结构
图1为传统带隙基准的等效架构图。在该电路中，运算放大器用于钳位 V X 和 V Y 点电压，使得 VX=VY。
三极管的电压电流关系为：
图1中，R 1 =R 2 ，于是Q 1 和Q 2 的集电极电流相等，由于Q 1 只有一个“单位三极管”，而Q 2 为 n 个“单位三极管”并联，由式(1)可得到：
于是有VR3=VBE1-VBE2=∆VBE=VTln(n)， 其中，ΔV BE 为不同三极管基极与发射极电压差的差值，由此得到的带隙基准电压V BG 为：
其中，R 2 和R 3 为同类型的电阻， n 为三极管Q 1 与Q 2的个数比。为了产生零温度系数的带隙电压，要求正温度系数和负温度系数相互抵消，即式(3)中， VT的系数应为1.5/0.087=17.2，即 (1+R2/R3)×ln(n)=17.2，由此产生的带隙基准电压为V VBG≈VBE2+17.2×VT≈1.2V[4] 。
然而，由于在集成电路制造过程中不可避免会存在工艺偏差，即使在设计时完全对称的输入晶体管对，在制作完成后也会出现不对称的现象，由此产生了运放输入为“零”而输出不为“零”的现象，该现象通常称为“失调”。同时，运放中各个MOS管产生的热噪声和闪烁噪声，也会极大地影响运放的钳位效果。集成电路领域中，通常将运放的失调和噪声产生的影响折合到运放输入端，分别以等效输入失调电压 V OS 和等效输入噪声电压 V Noise 来表示，均以任意极性叠加在运放输入端，以相似的方法对电路产生影响，在此用 V OS+Noise 来代表他们在运放输入端的整体值。
在图1所示的带隙基准电路中，考虑运放失调电压和噪声电压之后的输出电压为：
其中，V OS+Noise 为运放输入端的失调电压和噪声电压。那么由运放输入端失调和噪声所引起的输出端电压的误差就等于：
由此可见，运放输入端的失调和噪声到输出端的电压增益等于：
即运放的失调和噪声电压会被放大(1+R2/R3)倍，从而在输出端引入较大的误差。如果要使 V OS+Noise 对输出的影响尽可能小，则需要(1+R2/R3)尽可能小，而根据式(4)，在减小(1+R2/R3)时，必须增大ln( n )，这样才能保证零温度系数电压的实现。当(1+R2/R3)=2时，则ln( n )约为8.5，由此计算得到的 n (晶体管个数比)为4 915左右 [5] 。
然而，过多数量的三极管会占用很大的芯片面积，使制造成本增加，故上述计算得到的晶体管的个数(n=4 915)在集成电路设计中是不合理的(带隙基准电路中晶体管的个数大约在100以内)。通常晶体管的个数比为8，即n=8，由此可得ln(n)≈2.08，(1+R2/R3)≈8.3，导致运放的失调电压和噪声电压V OS+Noise 被放大8.3倍；即使 n =100，根据式(4)，运放的失调电压和噪声电压V OS+Noise 也会被放大3.7倍。
由此可见，传统的带隙基准结构中运算放大器的失调电压和等效输入噪声电压以极大的倍数放大至带隙基准电压输出端，严重恶化了基准输出电压的噪声和稳定性 [6-8] 。
1.2 降低失调影响的低噪声带隙基准电路设计
基于带隙基准原理，利用工艺中提供的寄生NPN晶体 管 ， 提 出 由 N P N 晶 体 管 （ Q 1 和 Q 2 ） 、 电 阻（R1、R2、R3、R4、R5、R6、R7）、PMOS晶体管M1及运算放大器OP1构成的基准核心电路，如图2所示。图中，Q 1 与Q 2 的发射极面积之比为1：8，电阻R3=R4，R2=R5。
电路功能分析如下：
由于电阻R 1 两端的电压 VR1=VBE1，那么流过 R 1 的电流即为 IR1=VBE1/R1，由KCL有流过电阻 R 2 的电流IR2=IR1+IQB1，其中 I QB1 是流过NPN晶体管 Q1基极的电流。那么V 2 点的电压就等于：
流过 R5 的电流等于NPN晶体管 Q 2 的基极电流I QB2 ，那么带隙基准电路输出端电压 V OUT 等于：
由KCL定律得，V 1 的电压等于：
整理得到：
为了达到基准电压的零温度系数，要求：
其中，晶体管的基极发射极电压 V BE 温度系数一般为 −1.5mV/K ， 热 电 压 V T 的 温 度 系 数 一 般 为0.087mV/ K，推算得到：
那么：
在TT Corner下， V BE 为600 mV左右，即：
最终基准电压的值可以通过 R 7 和 R 6 的比值进行调节。
现在阐述一下为什么这种结构可以有效地减少运放的噪声和失调对输出电压的影响：
在理想情况下，如果电路没有任何噪声，那么输出电压应该为：
现在假如运放存在等效输入噪声电压和等效输入失调电压，那么这个电压会导致流过 R 3 的电流产生波动，进而使得IC1/IC2的比例产生波动，从而影响到最终的输出电压 V OUT 。
用 V OS+Noise 来代表运放的等效输入噪声电压和等效输入失调电压的整体影响，那么，在考虑运放的噪声和失调后，输出电压变为了：
其中， ∆I Nois 是运放的噪声和失调作用于 R 3 时使I C1产生的波动，即噪声电流。那么此时，噪声引起的输出端电压的偏差就为：
V R3 是DC下电阻 R 3 两端的压降。此可见，电阻 R 3和 R 4 上的压降决定了运放的噪声和失调对输出端电压的影响，电阻R 3 和R 4 上的压降越大，运放噪声到输出端的电压增益就会越低。假设DC下R 3 和R 4 的压降设计为250 mV，那么对于10 mV量级左右的失调电压，该电路的放大倍数为：
对于10 µV量级左右的输入噪声电压，该电路的放大倍数为：
可见，放大倍数正比于最终的基准输出电压值，基准输出电压越高，放大倍数越大。为了与传统结构的带隙基准电路进行合理的比较，计算该电路V OUT =1.2 V时的运放失调电压和运放噪声电压至基准输出的增益，分别为0.956 2倍和0.975 2倍，仅仅为传统结构放大倍数8.3倍的11.5%和11.7%。
由此可见，在这种结构中，运放的失调电压和噪声电压折合到基准输出端时，均得到了极大地抑制，有效地降低了运放失调电压和噪声电压对基准输出电压的影响。
2 仿真验证结果
电路设计采用GSMC 0.18 µm工艺，经过Hspice仿真验证，在（-40~125）℃温度范围内，仿真结果如图3所示，计算可得带隙基准电压温度系数是3.16×10 -5 /℃。
图4所示为室温下基准输出噪声电压的仿真曲线（2.5 V电源电压，无任何滤波电路），在10 Hz处，噪声密度为2.67μV/ Hz √ ，在不增加任何功耗和电路复杂度的基础上，较大的减少了基准输出电压的噪声。
图5所示为带隙基准电路的电源抑制比曲线，低频下达到了95dB，高频下均在0dB以下，说明电路具有良好的电源噪声抑制能力。若要想继续提高该电路的高频PSRR，可以在输出端接入RC滤波电路，但是会增加电路的成本和面积。
参考文献
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本文来源于科技期刊《电子产品世界》2019年第10期第62页，欢迎您写论文时引用，并注明出处。
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