SDH中E1接口数字分接复用器的VHDL设计及FPGA实现

摘要：介绍了SDH系统中的接口电路――数字分接复用器的VHDL设计及FPGA实现。该分接复用器电路用纯数字同步方式实现，可完成SDH系统接口电路中7路（可扩展为N路）E1数据流的分接和复用。该设计显示了用高级硬件描述语言VHDL及状态转移图作为输入法的新型电路设计方法的优越性。

关键词：分接复用器 状态转移图 VHDL FPGA

为扩大数字通信系统的传输容量，信道上的信号都是在发送端分接，在接收端复接。在通信接口电路中能完成这一功能的电路就叫作分接复用器。

该分接复用器提供了标准的E1接口可供SDH系统方便使用。在点到点通信时，采用该分接复用器可以使系统速率提高到N（N为1、2、3等）倍E1速率以上。当用户需求速率超过E1速率但又达不到34.368Mbps的VC-3速率时，一个好的方法就是采用E1分接复用器接口电路。比如以太网通信需要10Mbps的速率时，采用该分接复用器，取N=7就可实现通信要求。

针对目前国内SDH系统中还没有一个专门的E1分接复用芯征，本文介绍一种用高级硬件描述语言VHDL及状态转移图完成该发接复用器的设计的新型设计方法及其FPGA实现。并给出了用Xilinx Foundation tools EDA软件设计的电路仿真波形及Spartan XCS30XL完成FPGA实现的结果。

1 数字分接复用器结构原理

本数字分接复用器的功能是：在发送端把12Mbps经过编码的有帧结构的Ethernet(以太网)码流分接为7路标准E1接口速率数据流，SDH设备再把这7路数据映射到155Mbps的速率去通过光纤传输到下一个SDH设备；在接收端由SDH设备从155Mbps的数据流中取出7路标准E1速率数据正确恢复为原来的12Mbps的Ethernet(以太网)码流。

发送端12Mbps有帧结构数据帧间由全1空闲码填充。从数字分接复用器发送输出的7路E1数据由于传输处理过程中路中不同，必然会造成7路E1数据在传输过中的各路时延不一致，这就使得各路数据不同步。在设计中如何在接收端使得7路E1数据同步，从而正确恢复原发送端12Mbps数据就成了一个难题。针对这一问题制定出了如下的解决方案。

1.1 数字分接器原理框图及说明

如图1所示，把数字分接器从总体上划分为：时钟产生、帧头/帧尾检测、串并变换、固定插零、FIFO插入SYNC五个模块。

在发送端，分接器的时钟产生电路把14Mbps系统时钟XCLK转变为12Mbps时钟，用这一时钟对端口来的12Mbps成帧数据DATAIM做帧头（1100010001）/帧尾（1000000001）检测，检测出帧头后再做串/并变换操作，这样就初步完成了分接器的功能。但是，为了使数字复接器能正确复接就需要在分接器输出的7路数据中分别插入同步头SYNC（0111111110）。为了使数据和插入的SYNC区别开来，须要在7路数据中每隔7bit就固定地插入“0”。这样，就保证了插入的SYNC不会与正常的掌握相混淆，从而也使得分接出的7路数据变为标准的E1数据。

1.2 数字复接器原理框图及说明