优化FIR数字滤波器的FPGA实现
如果只有个数不多的数据相加时，采用CSA器件不管是在电路面积和时序特性上都没有优势。但当多个数据相加时，CSA加法器就能在电路面积和时序特性上体现出它的优越性。树型加法器结构的关键特性在于利用不规则的树形结构对所有的准备好输入数据的运算及时并行处理，大大节省了计算延时，尤其是在多个数相加的情况下；缺点是其逻辑结构形式不规整，在VLSI设计中对布局布线的影响较大。本文用CSA加法器为单元组成树型结构，设计出一种如图4所示的快速加法器结构。由CSA加法器树组成的树型加法器中调用5个CSA加法器和一个普通加法器。R(0)～R(15)为前一级乘法器的16个输出。在整个加法过程中，CSA加法器在电路实现上本身就具备快速、面积小的特点，再加上树型结构的特点，使整个加法器在实现速度上进一步提升。同时整个加法过程能够满足最严格的时序要求，因为CSA电路只在最后的时间内执行进位加法，也就是由构成树的最后一级的Normal Adder(进位加法器)执行进位加法。通常在大部分的应用上会有一段足够的时间允许执行进位加法的时间延迟。本文引用地址：http://www.eepw.com.cn/article/191217.htm
4 结语
本文以FIR在FPGA中的实现结构为基础，研究了提高乘法器性能的途径，并实现了Booth算法的乘法器，此算法保证高速的前提下，缩小了硬件规模，使得该乘法器的设计适合工程应用及科学计算，在加法器实现上提出了一种结合了CSA加法器和树型结构的新型实现结构。利用以上两部分，成功设计了一个16阶FIR滤波器，并且达到了高速的目的，但在实现面积上还有待优化。
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