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优化FIR数字滤波器的FPGA实现

作者:时间:2011-05-03来源:网络收藏

2.2 乘法器设计
乘法器是数字信号处理电路中最常用的单元,20年前就已经研究的非常成熟。高性能乘法器是实现高性能的运算的关键,乘法器的运算过程可以分解为部分积的产生和部分积的相加2个步骤。部分积的产生非常简单,实现速度较快;而部分积相加的过程是多个二进制数的相加,实现速度通常较慢。解决乘法器速度问题,需要减小部分积的个数、提高部分积相加运算的速度。在乘法器设计上这里着重研究能够减少部分积的Booth算法。
Booth算法乘法器可以减少乘法运算部分积个数,提高乘法运算的速度。本文讨论Radix-2的Booth算法,其基本算法思想是,一次看乘数的两个位,依照当前与前一位的不同,执行不同的操作。总结出Radix-2 Booth算法的编码规则如表1所示。

本文引用地址:http://www.eepw.com.cn/article/191217.htm

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2.3 累加器设计
对于乘累加运算的加法,传统的算法将使多个乘法器的结果逐一累加,效率低、运算时延大。本文提出了一种结合了CSA算法加法器和树型结构的新型加法器结构,对乘法器的结果一次性相加。
图2为6个数相加的实例。如果不用其他加法器的话,6个数据的相加将耗去5个加法器,其关键路径总共经过三级的加法电路延迟,有必要对电路的面积和延迟进行改进。因此在多个数据相加的情况下,CSA(Carry Save Adder)加法器是很好的选择。
CSA加法器仍然保留原有的全加器架构,一个n-bit的CSA器件如图3所示。

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关键词: FPGA FIR 数字滤波器

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