数字电路中△I噪声的危害

　　1.3 电源电压波动与时钟抖动

　　时钟是数字系统的核心之一。时钟的产生与分布对系统的性能和功耗都有显著影响。时钟偏差(clock skew)和时钟抖动(clock jitter)[6]是主要问题，它们会导致数字系统的性能下降或工作出错。然而，电源电压波动是引起时钟分布网络中抖动的主要原因[7]。

　　从上述分析可见，△I噪声会引起电源电压波动。电源电压波动造成的不良后果是多方面的、是严重的。考虑到数字电路的规模越来越大及△I噪声的叠加性，这一问题会变得更加严重。

　　一个数字系统要求对各个门电路提供稳定的电源电压。为了确保正常工作，电源电压的波动应控制在几百毫伏以内。所以，电源电流尖峰脉冲问题，已成为现代数字设计中必须解决的关键问题之一。

　　2电路内部噪声

　　在模拟电路中，外界噪声通常是关注的重点。而对于数字电路，则内部噪声最值得关注。一般来说，产生内部噪声源的原因包括地线噪声、电源线噪声、传输线(transimission line)反射、串扰(crosstalk)等，其中最重要的噪声源是地线噪声和电源线噪声。

　　2.1 地线噪声

　　由△I噪声产生过程的分析可知，负载电容CL在放电时引起电流尖峰脉冲，该电流尖峰脉冲流经接地线。由于接地线存在寄生电感，所以电流尖峰脉冲流经接地线时，便产生噪声电压，即地线噪声(接地线还有寄生电阻，但相对于寄生电感引起的噪声而言，其引起的噪声要小得多，可以不予考虑)。

　　实际上，由两个晶体管同时导通引起的电流尖峰脉冲也流经接地线，但由于相对于负载电容CL放电引起的电流尖峰脉冲而言，该电流尖峰脉冲要弱得多，所以在分析电流尖峰脉冲在接地线上引起的噪声时，该电流可以不予考虑。

　　为方便起见，在具体分析地线噪声的产生与危害时，可将逻辑电路等效为图3所示的形式。

　　当开关2 接通时，负载电容CL对地放电。随着上电压的下降，其存储的电荷流向地，在接地回路上形成一个电流尖峰脉冲，记作Idischarge。

　　随着放电电流建立然后衰减，这一电流变化通过接地引脚的电感起作用，在器件外的系统地平面与封装内的地之间感应产生了一个电压VGND，其大小为:

　　与满幅值的输出电压相比，VGND通常较小。它不会严重影响发送信号，但会严重干扰负载，影响对信号的接收。因为对接收电路而言，VGND脉冲就像是直接叠加在输入信号上的噪声。

　　以上是TTL电路的情况。虽然CMOS电路的拓扑(topology)结构不同，但噪声脉冲的概念是一样的。

　　如果同一芯片上的N个容性负载相应的N路输出同时转换，则会得到N倍的地电流，于是噪声脉冲的增大也接近N倍。