数字电路中△I噪声的危害
地线噪声可能破坏数字系统的正常工作。例如参考文献[4]中所述，一个TTL 八D触发器，由单一时钟输入，驱动一组32个存储器的芯片组。以每条输入线5pF负载电容计算，每条地址线的容性负载为160pF。分析可知，地线噪声可能引起双重触发(误触发)。然而，从外部观测时钟输入，显示的是一个完全干净的信号，错误只出现在器件封装内部。
测试表明，74HC174(四触发器)中单个触发器输出跳变引起噪声脉冲VGND大约为150mV，而在74F174上引起的噪声脉冲VGND是400mV。进一步分析可知，这样大的脉冲足以引起严重问题。
在工程实践中，可用下式估算噪声脉冲VGND的大小：
式中，tr(f)为逻辑器件的上升(或下降)时间(10%~90%转换时间)，△V为转换电压。tr(f)和△V的大小取决于逻辑电路系列的性能指标，计算时取典型值。
实际上，这种地线噪声已成为现代数字系统中的主要噪声源之一，其危害往往严重而复杂。除了上面的示例外，边沿触发器的输入线(如复位和中断服务线)也特别容易受到地线噪声的影响。地线噪声引起的EMI辐射已成为一些数字电子产品不能通过相关的EMC强制测试认证的主要原因之一。
2.2 电源线噪声
由于电源分配网络有寄生电感和寄生电阻，因而当△I噪声电流流过时，便产生噪声电压(自感电压和欧姆电压降)，即电源线噪声。
对数字IC而言，电源线噪声是电源噪声的主要来源。
电源线噪声会引起电源电压波动。电源电压波动带来的危害在本文的前面已讨论过，故不赘述。
在数字系统中，地线噪声的影响较电源线噪声的影响大。因为电源线噪声可以通过合理使用去耦电容器(decoupling capacitor)予以有效控制，而地线噪声无法通过去耦的方法来解决。
3 输出波形畸变和延时增加
3.1 输出波形畸变
TTL反相器负载电容CL的放电回路的等效电阻Req很小[1,2]，这个回路就成为一个高Q值的RLC串联电路，容易产生振荡，引起逻辑门的输出波形畸变(振铃，ringing)，甚至使输出电压从正电压变成负电压。实际上，负载电容CL充电时，充电回路也形成一个RLC串联谐振电路，但由于R4相当于串联谐振电路中的一个阻尼电阻(damping resistor)，所以该串联谐振电路引起的振铃不严重，通常不予考虑。
振铃幅度足够大时，就会在负载电路(接收端)的输入端产生非法的电平过渡，使传送的信息出错，并可能出现影响逻辑设计的寄生逻辑状态。在有些情况下，振荡幅度可能超过电压的极限值，造成器件损坏[8]。
3.2 延时增加
△I噪声引起电源电压降低。由反相器的电路结构和工作原理可知，电源电压降低使反相器的驱动能力降低，进而使反相器的延时增加。
由于数字电路的输出端一般都有缓冲器，缓冲器与反相器的结构和性能基本相同，所以△I噪声将使数字电路的延时增加。而且，由于△I噪声在电源分配网络的不同位置引起的电源电压下降不同，所以对不同位置的缓冲器造成的延时增加也不同，这将使对数字电路的时序分析变得更加复杂。
4 功耗增加
4.1 TTL反相器功耗增加
根据TTL反相器电源电流尖峰脉冲波形[1,2]，可求得电源电流尖峰脉冲引起的功耗增加。在计算时，因输出电平由高向低转换的过程中产生的电源电流尖峰脉冲相对很小，故忽略不计。
为简化计算，可将电流尖峰脉冲近似为三角形脉冲，并认为尖峰电流的持续时间等于传输延迟时间tPHL。如果每个周期中输出高、低电平持续的时间相等，在考虑电源电流尖峰脉冲的影响之后，电源电流的平均值将为:
式中，IL为输出为低电平时的电源电流，IH为输出为高电平时的电源电流，IP为电源电流尖峰脉冲的峰值，f为输入信号的频率，tPLL为门电路的传输延迟时间。
式(4)中第2项为电源电流尖峰脉冲引起的电源平均电流增加。
对于TTL反相器，已算出IL≈3.4mA、IH≈1mA和Ip=34.7mA[1,2]，并知tPLL=15ns。若输入电压信号为f=5MHz的矩形波，且占空比(duty cycle)为50%，将相关数据代入式(4)，可求得此时电源电流的平均值为ICCAV=3.37mA。这个结果比单纯地用IL和IH平均所得到的数值增加了53%。
4.2 CMOS反相器功耗增加
根据CMOS反相器瞬时导通电流的波形[1,2]，可求得CMOS反相器瞬时导通电流引起的功耗。
为简化计算，可将电流脉冲近似为三角形脉冲，且认为反相器的上升和下降响应是对称的。在这样的假定下，可求得平均功耗为:
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