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一博技术研讨会谈高速设计热点问题

作者:时间:2012-04-10来源:网络收藏

芯片工艺的提升、供电电压不断降低、设计周期越来越短、成本要求日益严苛以及新技术的层出不穷,给高速电路设计带来了严峻的挑战。一博科技(EDADOC)公司举办的“高速电路设计的挑战及仿真解决方案”研讨会和大家共同探讨了信号完整性(SI)和电源完整性(PI)等高速电路设计的发展趋势,一博专家就“高速电路的时序问题”、“高速串行总线的设计与仿真”、“DDR3设计与仿真”、“电源完整性仿真”等议题进行了精彩的专题演讲。

本文引用地址:http://www.eepw.com.cn/article/186637.htm

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图1:一博专题演讲

在高速电路的设计中,计算和仿真非常重要。反射、串扰、过冲和单调性等普通的SI问题需要解决驱动问题、端接电阻或串接阻尼电阻计算、PCB叠层结构和特性阻抗计算以及走线拓扑结构分析等问题;时序设计需要保证PCB符合芯片工作要求的时序;微波段传输设计需要解决传输链路上因走线、过孔和材料等引起的微波领域问题。

一博SI部门经理吴均(Bruce)谈道,SI设计人员需要对方案进行前、后期的仿真分析:前期仿真需要考虑布线参数的扫描仿真、匹配/拓扑求解扫描、静态时序分析和传输链路优化;后期仿真则需要生成串扰的详细报告,进行全面的时序分析、综合仿真报告以及设计达标验证。在规则驱动设计方面,设计人员需要对电气规则、物理/间距规则、匹配和拓扑进行实时的设计规则检查 (DRC)监控。在设计后期,大家还需要对电路进行测试验证。

针对反射、串扰等常规的SI问题,设计人员需要针对关心的网络进行仿真和分析信号质量,测量过冲、下冲和信号的单调性,输出详细的方针报告,制定问题的解决方案。此外,通过生成精确的多负载结构仿真波形,根据仿真结果进行拓扑结构的优化,可以解决多负载结构的驱动能力问题。

时序关系是同步系统正常工作的关键,考虑时序问题时需要区分不同的时钟系统。时序约束无处不在,不合理的等长要求不仅对时序毫无帮助,甚至还会带来负面作用。通过精确的时序仿真,可以得到正确的设计约束规则,从而降低设计成本,节约调试时间,加快产品的上市。

最近流行的DDR3内存技术采用了“Fly-by”拓扑结构。这种拓扑提升了信号质量,支持更高的速率,同时也使布线变得更加容易。但是,Fly-by拓扑结构也存在着各DRAM到控制器的时序不一致(通过读写平衡来进行调节)的缺点。针对DDR3,吴均对数据选择脉冲(DQS)信号、地址/命令/控制信号的常规布线要求进行了详尽的说明,例如:线长、线宽、地参考内层、菊花链走线等等;同时,他也对DDR3布线容性负载的补偿进行了总结。

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图2:问答和茶歇环节专家答疑

在现在的高速电路板中,低电压大电流是设计的发展趋势——电源的波动和噪声容忍度越来越低。一博公司专家周红伟指出,电源完整性的仿真需要定位电流密度最大点和温度最高点,指导叠层设计和电源平面的分割,优化退耦电容的选择和放置,快速检查电源系统的频域响应,以及准确验证电源系统的时域特性。如果不考虑直流问题,那么一旦某些区域电流密度太大,则将引起局部温度持续升高甚至烧毁;一旦直流压降超标,板上期间将由于电源的过压或欠压而无法正常工作;一旦I/O网络上的电阻过大,将有可能导致有用信号的严重衰减。充分考虑直流压降可以给交流噪声留下更多的余量。3.jpg

图3:一博产品展示及抽奖环节获奖者合影

此外,在茶歇和问答环节,与会专家踊跃参与,积极向一博技术专家提问并展开了交流。各参会嘉宾纷纷对会议给与了高度评价,并提出了自己的想法与建议。在相互的沟通交流中,大家对一博有了更深的认识,对作为高速PCB设计公司的一博科技在方面的进展留下了深刻的印象,同时也对一博从、SI仿真到制板、焊接加工的一条龙服务有了更新的认识。大家希望一博能够每年定期举办类似的盛会,为行业内专家提供一个固定的交流平台。



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