一种基于CPLD的16位VFC式AD转换器设计

随着科技的飞速发展、高分辨率的数模混合电路的应用不断深入，电路设计日趋复杂，精度越来越高，所以高精度AD转换电路的设计就成了仪器仪表及各种测量控制系统的难点。本系统来源于仪器仪表的温控系统设计，采用高精度、低温漂的优质模拟、数字器件，辅以52系列单片机为控制器，以复杂可编程逻辑器件 CPLD （Comp lex Programmable Array Logic）为频率测试的硬件平台，实现了高分辨率、低线性误差的AD转换器的设计。通过本设计掌握高精度、低漂移的高端AD转换器的设计方法， CPLD的设计，以及52系列单片机的硬件设计及软件编程。

　　1　系统功能及结构

　　系统主要目的是设计一个16位的VFC式AD转换器，利用积分原理，将输入电压（或电流）转换成频率输出。采用计数频率高的CPLD器件实现测频，单片机控制CPLD的测频操作和频率的计算。

　　用V /F转换器完成AD转换，需要1个定时器和2路计数器，计数器的计数频率限制了V /F器件输出频率的提高。本设计采用计数频率更高的CPLD器件和单片机共同组成测速模块， CPLD通用性好，避免了对于专用器件的依赖，降低了因专用器件停产或出现供贷问题所带来的风险，同时实现所需的控制。

　　VFC式AD 转换器脉冲频率与输入电压成比例，其精度高、线性度好、转换速度居中、转换位数与速度可调、与CPU的连线最少，且增加转换位数时不会增加与CPU的连线，因此， VFC为AD 转换技术提供了一种廉价而有效的解决办法。

　　系统总体可以划分为电压采样部分、模拟- 数字转化部分，控制部分。其中电压采样部分包括：精密测试电压源。模拟- 数字转化部分包括：电压放大和偏置，V /F转换模块，计数转化模块。控制部分包括：控制器模块，键盘，显示模块，系统原理框如图1所示。

　　为实现各模块的功能，分别选取了较好的方案实现： ①精密基准源，精密低温漂高档基准源，分压;②电压放大及偏置，运算放大器ICL7650; ③V /F转换，采用AD652芯片; ④频率测试，采用CPLD （复杂可编程逻辑器件） ; ⑤控制器，采用凌阳的SPEC061A单片机; ⑥显示，采用液晶屏; ⑦电气隔离，采用光电耦合，所设计的系统如图2所示。

　　图1　系统原理框图

　　图2　所设计的系统框图

　　2　系统硬件设计

　　2. 1　精密测试基准源

　　对于16位的AD转换器，满幅度输入电压仅为100 mV，如果要测试它的性能，则需要极高精度和非常低温漂的基准源， 电路原理如图3 所示。

　　AD586是AD公司高精度5 V的基准电压源，温漂低至2 10 - 6 /℃，噪声为100 nV /Hz，通过固定电阻和可调电阻进行分压产生0 ～100 mV 的电压。为了增加电压的负载能力，须进行电压跟随。OPA333是零漂移精密运放，漂移最大为0. 05μV /℃。同时采用两个2. 5 V的基准源LM336以降低电源波动的影响。LM336 的输出电流为10 mA， 可满足OPA33的需要。分压用的电阻为指针式10 圈可调，可以达到理想的精度。

　　图3　基准源电路原理图

2. 2　电压的放大及偏置

　　0～100 mV 的电压不能直接送给V /F 变换AD652，而必须经过精密放大和进行电位的偏置，这样才能达到设计的精度。选择具有斩波稳定功能的ICL7650运算放大器，它可以提供低的偏置电 流（10pA） 、偏置电压和相对时间、温度的稳定性。输入的0～100 mV电压经过40倍的放大后，产生0～4 V的输出，因为AD652在0 V输入的情况下，输出频率也是0，这样计数得到频率难以达到16 位的精度，所以将输入（0～4 V）的直流偏置设置为1 V，从而产生1～5 V的输入信号送给AD652;运放的电阻须选用1 /1 000 精度的，保证了V /F变换的精度。

　　其原理图如图4所示。

　　2. 3　V /F转换电路

　　电压/频率转换即V /F转换，是将一定的输入电压信号按线性的比例关系转换成频率信号，当输入电压变化时，输出频率也响应变化。

　　本设计采用专用集成芯片AD652，辅以的外围电路即可实现V /F转换，如图5所示。AD652是美国ANALOG DEV ICES公司推出的高精度电压频率（V /F）转换器，它由积分器、比较器、精密电流源、单稳多谐振荡器和输出晶体管组成。该电路在±15 V电源电压下，功耗电流小于15 mA，满刻度为1 MHz时其非线性度小于0. 07 % ， 最佳温度稳定性为±150 ppm /℃。用AD652实现V /F转换，可以满足较高的满刻度频率响应和较低的最佳温度稳定性。

　　图5　V /F转换电路

　　由于使用外部时钟设置满量程输出频率，AD652可以获得更高的线性度和稳定性。通过使用同一时钟驱动AD652和设置计数时间闸门，转换精度与时钟频率无关，不因时钟频率的改变而改变。

　　2. 4　基于CPLD的频率计电路

　　在本系统中， CPLD采用美国XIL INX公司生产的XC95108CPLD （复杂可编程逻辑器件） ，其片内有108个宏， 2 400个门，频率可以达125 MHz，引脚间延时715 ns，供电电压5 V或313 V的在系统可编程器件，其可供用户使用的I/O口数在64个以上。

　　XC95108采用FLASH编程工艺，可反复擦写，所设计的电路如图6所示。

　　由于输入的信号是交流信号而CPLD （可编程逻辑器件）和施密特触发器是数字芯片，不识别负信号，需将输入交流信号变为直流信号，用两个电阻实现电压钳位功能，钳位后的信号经7414 （施密特触发器）整形为方波后直接输入CPLD 对其计数。

　　由于CPLD可以实现高速响应，可以实现准确计数。

　　频率计测得的数据为此系统的AD转换结果，转换精度受基准晶振和AD652的V /F满刻度时的量程的影响，由于CPLD 的基准晶振选用的是20MHz的高精度晶振。设计的AD 转换频率为50kHz，所以在计数周期内基准晶振脉冲个数为400，CPLD因为随机时间出现的误差仅为一个脉冲，而AD652的满刻度频率高，可达 1MHz，所以精度可达到几千分之一。