基于JK触发器的12归1计数器的设计与实现

摘要：触发器是数字电路的基本逻辑单元之一，也是构成各种时序电路的最基本逻辑单元。文中给出了基于JK触发器来设计十二归一计数器的设计和实现方法，并通过EWB软件进行了仿真。
关键词：JK触发器；12归1；计数器；时序电路

O 引言
在现实生活中，任意进制的归一应用都十分广泛。触发器是数字电路中的基本逻辑器件，本文给出了用JK触发器设计实现十二归一计数器的设计方法，该方法也可以扩展到设计实现任意进制的计数器。

1 计数器的基本原理
根据12归l计数器的设计要求，可利用4个JK触发器来实现12归1计数器，其JK触发器的功能表如表1所列，计数状态表如表2所列。

12归1计数器通常有两种功能，即计数和置1，通过分析JK触发器的功能表和计数器状态表，可以看到，要实现计数，也有两种方法，即同步计数和异步计数；而要实现置1，同样也有两种方法，即利用JK触发器的端异步置1和直接利用J、K端同步置1。

2 异步计数／异步置1法的设计
异步时序电路是指无统一CP，输入时钟脉冲只作用于最低位触发器，各触发器间串行连接，即状态更新逐级进行的一种计数器电路。图1所示就是一种异步计数器的电路图。

3 同步计数／异步置1法的设计
所谓同步时序计数器，是指有统一的CP、状态更新与CP同步、而且共用的信号源。分析12归1的状态表，可以看出：当低位全部变为1时，高位进位。而将JK触发器的、端置1，即为异步置l，其所设计的同步计数器电路如图2所示。