基于Wishbone片上总线的PCI Bridge核的研究和应
摘要：讨论了PCI主桥的应用和Wishbone片上总线技术，详细介绍了基于Wishbone总线的PCI Bridge核的功能、内部结构和操作方式。实验证明，在PCI系统中使用PCI Bridge核进行开发设计，电路简洁，使用方便灵活。
自ＰＣＩ协议问世以来，ＰＣＩ总线应用越来越广泛，现已成为事实上的计算机总线标准。随着ＰＣＩ应用和开发的深入，往往需要在复杂的ＰＣＩ系统中使用ＰＣＩ桥来完成设计工作，包括使用主／ＰＣＩ桥来完成整个系统的初始化配置过程。ＰＣＩ桥的使用已从传统的ＰＣ机领域拓展到更多的电子应用系统中。
１ ＰＣＩ主桥简介
在复杂的ＰＣＩ系统中，往往拥有不只一条ＰＣＩ总线。为了提高ＰＣＩ系统的负载能力，可用ＰＣＩ－ＰＣＩ桥把各条ＰＣＩ总线连接起来，同时在处理器总线与ＰＣＩ总线之间使用主／ＰＣＩ桥来完成总线转换，以形成完整的ＰＣＩ系统。常用的ＰＣＩ系统结构如图１所示。
系统上电时，主ＣＰＵ（处理器）对ＰＣＩ目标设备的初始化也称为配置访问。由于ＰＣＩ目标设备所定义的配置空间通常不在ＣＰＵ的存储器和Ｉ／Ｏ空间中，所以需要一种特殊的机制来执行配置访问。这种机制通常由主／ＰＣＩ桥来完成。配置软件在上电后能够扫描ＰＣＩ总线，以确定现有哪些ＰＣＩ设备，并根据它们的配置要求分别进行配置。配置完成后，各个ＰＣＩ目标设备就可以在ＰＣＩ总线控制器的协调仲裁下正常工作。
在ＰＣ兼容系统中，主／ＰＣＩ桥也称为北桥，用于连接主处理器总线和基础ＰＣＩ局部总线（第一级ＰＣＩ总线）。北桥芯片内通常集成有主存储器控制器，因此处理速度很快。南桥芯片内一般集成有ＩＤＥ控制器、ＵＳＢ和其它速度较慢的Ｉ／Ｏ控制器，因此处理速度相对较慢。南北桥构成芯片组。
２ Wishbone片上总线技术
片上系统ＳＯＣ（Ｓｙｓｔｅｍ－Ｏｎ－Ｃｈｉｐ）技术近两年发展迅速，越来越多的厂商开始开发自己的ＩＰ核，然后提供给系统集成者。而各厂商采用自己定义的ＩＰ核接口规范来开发产品，使得系统集成成为一个棘手的问题。为了提供ＩＰ核的可重用性，实现众多厂商ＩＰ核的有效互连，片上总线ＯＣＢ（Ｏｎ－Ｃｈｉｐ－Ｂｕｓ）技术就应运而生了。目前在ＳＯＣ领域较有影响的三种片上总线标准为：ＩＢＭ公司的Ｃｏｒｅ-ｃｏｎｎｅｃｔ、ＡＲＭ公司的ＡＭＢＡ和ＳｉｌｉｃｏｒｅＣｏｒｐ公司的Ｗｉｓｈｂｏｎｅ总线。其中Ｗｉｓｈｂｏｎｅ总线已经被全球最大的开放ＩＰ组织（Ｏｐｅｎｃｏｒｅｓ）列为主要支持的ＳＯＣ内部互连总线协议。遵循Ｗｉｓｈｂｏｎｅ总线协议的ＩＰ核可以很快有效地集成到ＳＯＣ中。目前，Ｏｐｅｎｃｏｒｅｓ上很多开放的ＩＰ核接口都采用Ｗｉｓｈｂｏｎｅ总线设计。而且越来越多的ＩＰ核商用厂商也宣布支持Ｗｉｓｈ-ｂｏｎｅ总线协议。
Ｗｉｓｈｂｏｎｅ总线最大的特点是结构简单灵活，需要逻辑门少；同时完全免费、完全公开。Ｗｉｓｈｂｏｎｅ规范支持完整的普通数据传输协议，包括单个读写周期、块传输等。数据总线宽度为８～６４位（宽度仍然可以扩展），地址总线可以达到６４位；最快时一个时钟周期就可进行一次数据传输；支持握手协议，速率可以调整；支持出错重试等。在Ｗｉｓｈｂｏｎｅ总线规范中，可使用Ｍａｓｔｅｒ／Ｓｌａｖｅ结构实现非常灵活的系统设计。Ｍａｓｔｅｒ和Ｓｌａｖｅ有四种互连方式，分别为：点对点、数据流、共享总线和交叉互连。其中点对点方式是连接一个Ｍａｓｔｅｒ和一个Ｓｌａｖｅ最简单的方式，使用起来非常方便。图２给出了采用点对点互连方式的Ｗｉｓｈｂｏｎｅ主／从接口图。其中ＳＹＳＣＯＮ为产生ＲＳＴ复位和ＣＬＫ时钟信号的模块，ＴＡＧＮ为用户自定义信号。
Ｗｉｓｈｂｏｎｅ 在Ｍａｓｔｅｒ和Ｓｌａｖｅ之间使用的握手协议如图３所示。当准备好传输数据时?Ｍａｓｔｅｒ使ＳＴＢ Ｏ信号有效，ＳＴＢ Ｏ状态将一直保持到Ｓｌａｖｅ的结束信号ＡＣＫ Ｏ、ＥＲＲ Ｏ 或 ＲＴＹ Ｏ?对Ｍａｓｔｅｒ而言是ＡＣＫ Ｉ?ＥＲＲ Ｉ和ＲＴＹ Ｉ? 之一声明有效。Ｍａｓｔｅｒ在每一个ＣＬＫ Ｉ的上升沿对结束信号采样?如果该信号有效?ＳＴＢ Ｏ信号变低。此外，Ｗｉｓｈｂｏｎｅ接口的两边都能够完全控制数据传送的速率。
３ PCI Bridge核
开放ＩＰ组织Ｏｐｅｎｃｏｒｅｓ提供的ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ提供了Ｗｉｓｈｂｏｎｅ片上系统总线和ＰＣＩ逻辑总线的接口。ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ由两个相对独立的单元组成：一个单元处理由ＰＣＩ总线方启动的数据交易，另一个单元则处理由Ｗｉｓｈｂｏｎｅ总线方启动的交易。它是一个ＰＣＩ总线和Ｗｉｓｈｂｏｎｅ总线之间真正的桥。
ＰＣＩ 桥核支持３２位ＰＣＩ总线接口，并完全兼容ＰＣＩ２．２协议（支持６６ＭＨｚ规范）；它含有独立的主桥、从桥功能模块和完整的命令／状态寄存器；支持Ｗｉｓｈｂｏｎｅ ＳＯＣ互连协议Ｂ版本（包括Ｂ１和Ｂ３）；此外，它可通过Ｗｉｓｈｂｏｎｅ接口支持３２位总线操作；并可配置片上ＦＩＦＯ。
３．１ ＰＣＩ Ｂｒｉｄｇｅ内部结构
ＰＣＩ桥核由两个相对独立的单元模块组成：ＰＣＩ目标单元和Ｗｉｓｈｂｏｎｅ从单元。每个单元自身都有一套完整的功能来支持Ｗｉｓｈｂｏｎｅ和ＰＣＩ总线之间的交易。Ｗｉｓｈｂｏｎｅ从单元可作为ＰＣＩ桥中Ｗｉｓｈ-ｂｏｎｅ侧的从设备和ＰＣＩ侧的主设备启动交易；ＰＣＩ目标单元则可作为ＰＣＩ桥中ＰＣＩ侧的目标设备和Ｗｉｓｈｂｏｎｅ侧的主设备启动交易。两个单元互相独立。ＰＣＩ目标单元用于实现ＰＣＩ总线从设备接口和Ｗｉｓｈｂｏｎｅ总线的主设备接口；而Ｗｉｓｈｂｏｎｅ从单元则用于实现Ｗｉｓｈｂｏｎｅ总线从接口和ＰＣＩ总线的主设备接口。
图４是ＰＣＩ桥核的内部结构。
３．２ ＰＣＩ Ｂｒｉｄｇｅ的操作
ＰＣＩ桥核有两种应用方式：主、从桥（相对ＰＣＩ总线而言）。作为从桥时，当ＰＣＩ桥连到拥有ＰＣＩ总线的主机系统上电后，主机系统软件将扫描ＰＣＩ总线上连接的ＰＣＩ总线设备（包括ＰＣＩ桥），然后配置ＰＣＩ桥空间寄存器，即由配置软件来完成ＰＣＩ桥的初始化配置过程。之后，ＰＣＩ桥进入正常工作状态。
ＰＣＩ桥核作为主桥时，ＰＣＩ桥完全控制ＰＣＩ总线。ＰＣＩ桥的Ｗｉｓｈｂｏｎｅ代理设备完全负责连接到ＰＣＩ总线上的ＰＣＩ设备的初始化配置过程。运行在Ｗｉｓｈｂｏｎｅ代理设备上的固件（设备无关软件）在上电后扫描ＰＣＩ总线，以确定有哪些ＰＣＩ设备，并分别有什么配置要求。然后在Ｗｉｓｈｂｏｎｅ映象０空间内配置各个ＰＣＩ设备的配置空间。配置完成即可加载各个ＰＣＩ设备的驱动程序。此时ＰＣＩ设备也可以通过ＰＣＩ桥的ＰＣＩ目标单元访问Ｗｉｓｈｂｏｎｅ总线。
ＰＣＩ桥的配置空间包括两个部分：一个部分为Ｗｉｓｈｂｏｎｅ从单元的配置、状态和控制寄存器；另一个部分为ＰＣＩ目标单元的配置、状态和控制寄存器（包括ＰＣＩ协议要求实现的２５６字节标准配置空间）。ＰＣＩ桥通过相应的地址映像空间（ＰＣＩ映像０和Ｗｉｓｈｂｏｎｅ映像０）来实现ＰＣＩ桥两侧代理设备访问ＰＣＩ桥的配置空间。作为从桥时，主机系统的主桥可以使用普通的存储器读写指令来访问ＰＣＩ桥的配置空间，也可以通过配置读写指令来访问ＰＣＩ桥配置空间的低２５６字节。作为主桥时，ＰＣＩ桥本身就可以产生配置周期。如同ＰＣ机Ｘ８６系统的主桥配置机制０一样，ＰＣＩ桥的Ｗｉｓｈｂｏｎｅ代理主设备可以通过访问ＰＣＩ桥配置空间的ＣＮＦ＿ＡＤＤＲ和ＣＮＦ＿ＤＡＴＡ寄存器来产生配置读写命令，从而实现对其它ＰＣＩ设备的上电初始化过程。
由于ＰＣＩ桥核是一个软核，在ＰＣＩ桥核中有一个参数头文件。可以通过更改ＰＣＩ桥核头文件的参数来改变ＰＣＩ桥的操作方式（如主桥或从桥设置、ＰＣＩ或Ｗｉｓｈｂｏｎｅ映像空间的定义等），因而使用非常方便。
４ 使用PCI Bridge核来访问PCI设备
ＰＣＩ桥作为从桥一般用在ＰＣＩ扩展卡上（或称ＰＣＩ周边卡），如数据采集，图像传输等。而作为主桥一般用在ＰＣＩ总线的主控板上（或称ＰＣＩ系统卡），但需要初始化ＰＣＩ总线上的功能设备，并控制ＰＣＩ总线的操作。
为了调试主／从桥的应用，笔者设计了三块电路板来协调控制ＰＣＩ总线的操作。一块为ＦＰＧＡ板（Ｘｉｌｉｎｘ公司的Ｓｐａｒｔａｎ ＩＩ芯片，设计有ＰＣＩ接口），一块为微控制器板（５１单片机），一块为普通ＰＣＩ扩展卡。
作为从桥时，只需要ＦＰＧＡ板就可以完成整个实验过程。即用Ｖｅｒｉｌｏｇ语言实现一个Ｗｉｓｈｂｏｎｅ从接口，并连接到ＦＰＧＡ内部的ＢｌｏｃｋＲＡＭ上（可由ＩＳＥ的ＣＯＲＥ ｇｅｎｅｒａｔｏｒ产生），然后选择ＰＣＩ Ｂｒｉｄｇｅ核的应用方式为ＧＵＥＳＴ（从桥方式），并连同自己的程序一起编译下载到ＦＰＧＡ的配置芯片上。这样，把ＦＰ-ＧＡ板插入ＰＣ机的ＰＣＩ插槽，就可在ＰＣ机上开发驱动程序来访问ＦＰＧＡ板上的资源（如ＲＡＭ等）。如果要进行数据采集，可以把Ｗｉｓｈｂｏｎｅ从接口连接到数据采集模块上。从桥实现的功能模块图如图５所示。
作为主桥时（选择ＰＣＩ Ｂｒｉｄｇｅ核的应用方式为ＨＯＳＴ），由于ＦＰＧＡ板上没有微控制器，所以需要把ＦＰＧＡ板上的Ｉ／Ｏ口与５１单片机电路板上的Ｉ／Ｏ扩展口连接起来一起形成ＰＣＩ主控板。ＦＰＧＡ板和普通ＰＣＩ扩展板都插到独立的ＰＣＩ底板的ＰＣＩ插槽上，然后在ＦＰＧＡ板上和单片机板上进行编程以实现对普通ＰＣＩ扩展板的初始化配置和正常读写操作。其电路功能模块框图如图６所示。
由于单片机的接口是８位，读写时序也和ＰＣＩ桥中的Ｗｉｓｈｂｏｎｅ时序不同，所以需要在ＰＣＩ桥和单片机扩展Ｉ／Ｏ口之间用软件实现一个Ｗｉｓｈｂｏｎｅ主接口。该Ｗｉｓｈｂｏｎｅ主接口的工作过程为：单片机发出读操作时，先传送４次８位地址数据到ＦＰＧＡ中，再将由Ｗｉｓｈｂｏｎｅ主接口组成的３２位地址存储在一个３２位地址寄存器中，随后单片机发出读命令，以启动Ｗｉｓｈｂｏｎｅ主接口进行Ｗｉｓｈｂｏｎｅ总线的读时序，当Ｗｉｓｈｂｏｎｅ主接口把从ＰＣＩ总线上读来的３２位数据存放在一个３２位读数据寄存器中后，单片机将分４次读出３２位数据；单片机进行写操作如同读一样，依次传送３２位地址和３２位数据，最后发送写命令启动Ｗｉｓｈｂｏｎｅ主接口以进行Ｗｉｓｈｂｏｎｅ总线的写时序。Ｗｉｓｈｂｏｎｅ的读写时序可由Ｖｅｒｉｌｏｇ语言描述的同步状态机实现。
在５１单片机上用Ｃ语言编程实现主控板固件的完整软件过程为：上电后，固件先按顺序依次扫描ＰＣＩ总线上存在的ＰＣＩ设备，扫描的目的之一是为总线和设备编号。当扫描结束后，设备类型、拓扑位置等信息以设备为单位被存放在一个数据结构中，并按实际扫描的顺序组成一个链表。同时，设备的配置要求也依次存放在这个数据链表中。固件得到系统的设备拓扑图后，分别按照设备的配置要求一一进行配置，也就是分配地址资源给设备的基地址寄存器。配置完成后，各个ＰＣＩ设备即可进入正常工作状态。
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