基于VHDL的图像传感器TCDl206的驱动设计

3 驱动时序及驱动设计
3．1驱动时序分析
TCDl206在图2所示的驱动脉冲作用下工作。当SH脉冲高电平到来时，φ1脉冲为高电平，其下形成深势阱，同时SH的高电平使φ1电极下的深势阱与MOS电容存储势阱沟通。MOS电容中的信号电荷包通过转移栅转移到模拟移位寄存器的φ1电极下的势阱中。当φSH由高变低时，φSH低电平形成的浅势阱将存储栅下的势阱与φ1电极下的势阱隔离开。存储栅势阱进入光积分状态，而模拟移位寄存器将在φ1与φ2脉冲的作用下驱使转移到φ1电极下的势阱中的信号电荷向左转移，并经输出电路由OS电极输出。DOS端输出补偿信号。

由于结构上的安排，OS端首先输出 13个虚设单元信号，再输出51个暗信号，然后才连续输出Sl到S2160的有效像素单元信号。第S2160信号输出后，又输出9个暗信号，再输出2个奇偶检测信号，以后是空驱动。空驱动的数目可以是任意的。由于该器件是两列并行分奇偶传输的，所以在一个SH周期中至少要有1 118个φ1脉冲。RS为复位级的复位脉冲，复位一次输出一个信号。
3．2驱动电路设计
驱动电路的作用是给CCD提供正常工作所需要的逻辑时序脉冲和偏置工作电压．并在CCD的输出端把光电转换得到的电荷量转变成电压量输出。驱动脉冲信号的波形、相位、前后沿时间等对器件工作有很大影响。
为了保证CCD工作稳定可靠．必须设计符合CCD正常工作要求的时序脉冲和驱动控制电路，驱动控制脉冲与CCD良好配合，才能充分发挥CCD的光电转换、电荷存储和电荷转移等功能。不同型号的CCD要求的工作参数不同，很难设计一种驱动控制电路同时满足多种CCD工作需要，即使是相同像元数的CCD器件，若型号不同也不具有互换性。
TCDl206传感器的驱动脉冲都为周期性方波，但周期和占空比不同。其4路驱动脉冲之间需要满足特定的时序关系：根据驱动脉冲时序图可知在1个SH周期中至少有l 118个φ1脉冲。即TSH>l 118T1，T1为驱动脉冲φ1的周期。这里选择TSH=1 128T1。在SH为高电平期间，要求φ1l与φ2有一个大于SH=1持续时间的宽脉冲，这是由于此时像元中的电荷正在向两列寄存器中转移，如果在此期间φ1与φ2有上升或下降沿出现，则会造成电荷转移不完全的情况。时钟脉冲φ1，φ2频率的最大值是l MHz，典型值是0．5 MHz。复位脉冲RS频率的最大值是2 MHz，典型值是1 MHz。本设计中都选用典型值。而且φ1、φ2必须反相，占空比l：l；SH的高电平脉冲宽度要小于φ1，φ2；RS与CLK时钟的占空比为l：4。
3．2．1原理图设计
确定SH、φ1、φ2和RS的参数后，则可根据它们之间的时序关系设计硬件逻辑图，如图3所示。

本设计利用CPLD作为硬件设计平台，它具有较高的灵活性，电子电路设计完成后，如果需修改时序逻辑。只需重写CPLD内部逻辑电路即可。因此，CPLD非常适合用于设计CCD驱动电路。
各个模块的设计采用VHDL语言描述。采用4 MHz的时钟CLK作为输入的时钟，Dl模块用于将时钟信号进行8分频，将4 MHz的时钟频率分成0．5 MHz。D2模块是将时钟频率分成l MHz，占空比为l：4。COUNTERll28模块和NCOUNTERll28模块分别是上升沿和下降沿计数，计数范围在0～1128之间循环，在前两个时钟为高电平，其余时间都为低电平。
电路实现是先用D1模块将4 MHz的时钟频率分成0．5 MHz，用0．5 MHz的脉冲作为COUNTERll28和NCOUNTERll28的输入端，将COUNTERll28和NCOUNTERll28的输出相与，输出结果就是SH，将D1和COUNTERll28以及NCOUNTERll28的输出进行逻辑或，则得到φ1，再将φ1反相，得到φ2，由D2模块可直接得到RS。