- DDS+PLL高性能频率合成器的设计与实现,摘要：结合DDS+PLL技术，采用DDS芯片AD9851和集成锁相芯片ADF4113完成了GSM 1 800 MHz系统中高性能频率合成器的设计与实现。详细介绍系统中核心芯片的性能、结构及使用方法，并运用ADS和ADISimPLL软件对设计方案进行
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设计 实现 合成器 频率 PLL 高性能 DDS
- 摘要：采用交叉耦合结构，利用TSMC90nm 1P9M 1．2V RFCMOS工艺设计的全集成LC压控振荡器(VCO)，符合IEEE 802．1lb／g WLAN通信标准。调谐电压为0～1．2V，具有150MHz的调谐范围(2．44GHz～2．59GHz)。利用Mentor Gra
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2.5GHz VCO 设计 功耗 压低 无线局 域网 应用
- 摘要：设计一种基于PLL和TDA7010T的无线收发系统。该系统由发射电路、接收电路和控制电路3部分组成。发射电路采用FM和FSK调制方式，用锁相环(PLL)稳定栽渡频率，实现模拟语音信号和英文短信的发射。接收电路以TDA701
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系统 设计 收发 无线 PLL TDA7010T 基于
- DSP内嵌PLL中的CMOS压控环形振荡器设计,本文设计了一种应用于DSP内嵌锁相环的低功耗、高线性CM0S压控环形振荡器。电路采用四级延迟单元能方便的获得正交输出时钟，每级采用RS触发结构来产生差分输出信号，在有效降低静态功耗的同时．具有较好的抗噪声能力。在延迟单元的设计时。综合考虑了电压控制的频率范围以及调节线性度，选择了合适的翻转点。 仿真结果表明．电路叮实现2MHz至90MHz的频率调节范围，在中心频率附近具有很高的调节线性度，可完全满足DSP芯片时钟系统的要求。
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振荡器 设计 环形 CMOS 内嵌 PLL DSP
- 异步FIFO和PLL在高速雷达数据采集系统中的应用,将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A／D转换的高速采样数据，解决嵌入式实时数据采集系统中，高速采集数据量大，而处理器处理速度有限的矛盾，提高系统的可靠性。根据FPGA内部资源的特点，将FIFO和锁相环设计在一块芯片上。因为未使用外挂FIFO和PLL器件，使得板卡设计结构简单，并减少硬件板卡的干扰。由于锁相环的使用，使得整个采集系统时钟管理方便。异步FIFO构成的高速缓存具有一定通用性，方便系统进行升级维护。
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数据采集 系统 应用 雷达 高速 FIFO PLL 异步
- 自动反馈调节时钟恢复电路设计,0 引言
信息技术的迅猛发展使得人们对数据传输交换的速度要求越来越高，因此，各种高速接口总线规范应运而生，从USBl．1到USB3．0，从PATA到SATA，从PCI总线到PCI―Express，其接口总线速度也由最初的Kbyte发展
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恢复 电路设计 时钟 调节 反馈 自动 PLL 时钟恢复 自动反馈 CDR 高速串行总线
- 由于超宽带信号的带宽很宽，传统的信号产生办法已不能直接应用于超宽带通信。为此，提出一种基于DDS+PLL的Chirp-UWB信号产生方案，该方法联合使用了DDS和PLL两种信号产生技术，优势互补。通过ADS结合Matlab对系统的模型建立和性能分析证明，该方案输出信号性能优良，完全能满足设计要求，并已成功应用于某超宽带通信系统。
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产生 方案 信号 Chirp-UWB DDS PLL 基于 转换器
- 频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。频率合成器是电子系统的心脏，是影响电子系统性能的关键因素之一。本文结合F
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FPGA PLL 频率合成器
- VSAT是一种小卫星通信系统，可为边远地区的家庭和商业用户提供可靠的、具有成本效应的宽带数据和其它业务。VSAT采用一种小型天线来发送和接收卫星信号，可为所有处于卫星覆盖区域内的用户提供高带宽连接，无论用
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PLL 设计 高频 单芯片 噪音 基于
- 芯片设计解决方案供应商微捷码(Magma®)设计自动化有限公司日前宣布，消费电子产品全球供应商Technology Leaders & Innovators (TLi)公司已采用FineSim™ SPICE作为大型模拟IP设计的标准验证工具。TLi是在对大量商用SPICE仿真产品进行彻底详尽的评估，结果显示具有线性多CPU功能的FineSim SPICE提供了较传统多线程仿真器快上一个数量级的运行时间后才决定选用这款微捷码软件。
“我们设计着许多不同类型的
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Magma FineSim PLL ADC/DAC 高速I/O
- 概述
ATA5749是一款集成了完整小数分频器(fractional-N)的PLL射频发送器IC，适用于轮胎气压计、遥控无键入口和被动式入口汽车应用。ATA5749采用幅移键控(ASK)和闭环频移键控(FSK)调制，仅使用13．000 0 MHz晶体
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分频 应用 ATA5749 发送 集成 PLL 完全
- 摘 要：针对目前通信系统应用上对压控振荡器的片上集成、宽调谐、调幅、启动特性和功耗等提出的综合性要求，分析和设计了一种压控调频调幅振荡器，其延迟单元采用全差分结构，以消除共模噪声和增加延迟控制的灵活性
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CMOS VCO 电流 折叠技术
- 现代频率合成技术正朝着高性能、小型化的方向发展，应用最为广泛的是直接数字式频率合成器(DDS)和锁相式频率合成器(PLL)。介绍直接数字频率合成器和锁相环频率合成器的基本原理，简述用直接数字频率合成器(AD9954)和锁相环频率合成器(ADF4112)所设计的本振源的实现方案，重点阐述了系统的硬件实现，包括系统原理、主要电路单元设计等，并且对系统的相位噪声和杂散性能做了简要分析，最后给出了系统测试结果。
- 关键字：
DDS PLL
- 致力于丰富数字媒体体验、提供领先的混合信号半导体解决方案供应商 IDT® 公司(Integrated Device Technology, Inc.)推出其 VersaClock™ 计时器件的最新产品系列。VersaClock III 器件是专为高性能消费、电信、网络和数据通信应用设计的可编程时钟发生器，可以更经济有效地在多个晶体和振荡器之间进行选择。这些可编程计时解决方案对节省占板空间和保持功效非常关键，因其体积可能不允许全定制解决方案。多个具有各种不同需求的系统能够整合成更少的
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IDT VersaClock 可编程时钟发生器 PLL
- 摘 要：结合数字式频率合成器(DDs)和集成锁相环(PLL)各自的优点，研制并设计了以DDS芯片AD9954和集成锁相芯片ADF4113构成的高分辨率、低杂散、宽频段频率合成器，并对该频率合成器进行了分析和仿真，从仿真和测试结果
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DDS PLL 驱动 宽带频率
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