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fpga-cpld-eda 文章最新资讯

引起的较高时钟频率仿真失败原因

通常如果你的设计在较低时钟频率时通过了仿真，但是在较高时钟频率时却失败了，你的第一个问题应该是你的设计在某个较高时钟频率时是否达到了时序约束
关键字： FPGA 时钟频率赛灵思

如何设计基于FPGA的虚拟现实定位系统？

虚拟现实技术是目前计算机信息科学中的前沿学科，文中设计了一种以FPGA 为核心的数据采集处理系统.利用HMC5883L和ADXL345对虚拟场景中物体的方位和朝
关键字： FPGA 虚拟现实定位系统

Altium Designer学习―如何进行SI仿真

Altium designer 如何进行SI仿真？
关键字： altiumdesigner EDA

Altium Designer 按区域定义原理图网络类功能

Altium Designer 已经允许您在原理图的环境下，采用在相应的连线、总线或者线束上添加网络类指示器网络类定义，来创建用户自定义的网络类......
关键字： altiumdesigner EDA

Altium Designer 小技巧

在PCB设计的时候，经常会遇到芯片或者排针多个引脚并行走线的情况，我们都知道AD有“交互式布多根线连接”的功能，通过这个功能能够很轻松的实现并行走
关键字： altiumdesigner EDA

altium designer应用技巧芯片底部焊盘问题

首先对于 altera 公司的FPGA芯片来讲，在cyclone III代以上，芯片的底部增加了一个焊盘，很多工程师往往以为是散热用，其实不然......
关键字： altiumdesigner EDA

信号完整性（七）：特性阻抗

当信号在传输线上传播时，信号感受到的瞬态阻抗与单位长度电容和材料的介电常数有关......
关键字： EDA

信号完整性（六）：多长的走线才是传输线

多长的走线才是传输线？
关键字： EDA

信号完整性（五）：信号反射

信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或末端其他元件的。对于信号来说，它不会区分到
关键字： EDA

信号完整性（四）：信号振铃是怎么产生的

信号的反射可能会引起振铃现象
关键字： EDA

信号完整性（三）：PCB走线宽度变化产生的反射

在进行PCB布线时，经常会发生这样的情况：走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度
关键字： PCB EDA

信号完整性（二）：接收端容性负载的反射

信号的接收端可能是集成芯片的一个引脚，也可能是其他元器件。不论接收端是什么，实际的器件的输入端必然存在寄生电容，接受信号的芯片引脚和相邻引脚
关键字： PCB EDA 信号完整性

信号完整性（一）：PCB走线中途容性负载反射

很多时候，PCB走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两
关键字： PCB EDA

经验总结：电路设计的8个误区

关于电路设计8个误区的经验总结
关键字： PCB FPGA CPU

DIY带网络功能的有源音箱很难？Easy EDA超easy实现！

看题目小伙伴们会觉得很奇怪，什么是带网络功能的有源音箱?是WIFI音箱么?没错我原本就是想做一个WIFI音箱的，但是对WIFI和蓝牙模块不是很熟悉，于是就
关键字：有源音箱 EDA 网络

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