大多数FPGA都具有内嵌的块RAM,这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器 (CAM)以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念,在此就不冗述。CAM存储器在其
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FPGA BRAM RAM 嵌入式
CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同,但是每个CLB都包含一个可配置开关矩阵,此矩阵由4或6个输入、一些 选型电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的,可以对其进行
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FPGA CLB 可配置 逻辑
可编程输入/输出单元简称I/O单元,是芯片与外界电路的接口部分,完成不同电气特性下对输入/输出信号的驱动与匹配要求,其示意结构如图1-2所示。FPGA内的I/O按组分类,每组都能够独立地支持不同的I/O标准。通过软件的
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FPGA IOB 可编程 输入输出
第一个方向,也是传统方向主要用于通信设备的高速接口电路设计,这一方向主要是用FPGA处理高速接口的协议,并完成高速的数据收发和交换。这类应用通常要求采用具备高速收发接口的FPGA,同时要求设计者懂得高速接口电
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FPGA 方向
引言汽车中的电子系统持续快速增长,因此对比一下汽车电子发展和消费类电子便携式产品的发展将会大有启发。如...
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FPGA 低成本 多总线桥接
概览高端设计工具很少有甚至是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图形化设计程序,ANSI C语言还是VHDL语言,如此复杂的合成工艺会不禁让人去想FPGA真实的运作情况。在这个芯
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FPGA
Altera公司 (Nasdaq: ALTR)日前宣布,为汽车、工业、医疗和国防应用提供更新后的功能安全包。Altera的2012功能安全包支持更多的器件,并且增强了软件支持,客户采用Cyclone® IV FPGA开发安全关键设计时,降低了认证风险,并且符合最新的安全规范。更新后的功能安全包加速客户的认证过程,支持开发人员大幅度缩短其开发时间。
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Altera FPGA
莱迪思半导体公司(NASDAQ: LSCC)日前宣布将参展于12月3日至6日在中国北京举办的中国国际社会公共安全产品博览会(China Security Expo),届时将展出几款新的基于FPGA的摄像机设计。即将展出的这几款摄像机解决方案是与莱迪思合作伙伴组织共同开发。莱迪思的展台位于展馆E1的Y13-14。
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莱迪思 FPGA 传感器
Altera公司(Nasdaq: ALTR) 日前宣布,提供FPGA业界的第一款用于OpenCL™ 的软件开发套件(SDK) (开放计算语言) 的软件开发套件,它结合了FPGA强大的并行体系结构以及OpenCL并行编程模型。利用这一SDK,熟悉C语言的系统开发人员和编程人员能够迅速方便的在高级语言环境中开发高性能、高功效、基于FPGA的应用。
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Altera FPGA OpenCL
主要FPGA供应商已经开始销售集成了硬核处理器内核的低成本FPGA器件,SoC类FPGA器件最终会成为主流。为能够充分发挥所有重要FPGA的灵活性,这些器件提供了FPGA设计人员和软件工程师还不熟悉的新特性。设计人员需要考虑
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FPGA SoC
帧存是图形处理器与显示设备之间的数据通道,所有要显示的图形数据首先是存放在帧存之中,然后才送出去显示的,因此帧存的设计是图形显示系统设计的一个关键。传统上,可以用来设计帧存的存储器件有多种,如DRAM、VR
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FPGA 帧
FPGA构成3/3相双绕组感应发电机励磁控制系统 1系统简介3/3相双绕组感应发电机带有两个绕组:励磁补偿绕组和功率绕组,如图1所示。励磁补偿绕组上接一个电力电子变换装置,用来提供感应发电机需要的无功功率,使功率绕
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FPGA 双绕组 感应发电机 励磁控制
在可靠的通信系统中,要保证接收端能正确解调出信息,必须要有一个同步系统,以实现发送端和接收端的同步,因此同步提取在通信系统中是至关重要的。一个简单的接收系统框图如图1所示。 本文介绍一种基于现场可编程门
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FPGA 帧同步 法的研究
同步数字系统中的时钟信号(如远程通信中使用的)为系统中的数据传送定义了时间基准。一个时钟分配网络由多个时钟信号组成,由一个点将所有信号分配给需要时钟信号的所有组件。因为时钟信号执行关键的系统功能,很显然应给予更多的关注,不仅在时钟的特性(即偏移和抖动)方面,还有那些组成时钟分配网络的组件。
FPGA开发团队不断面临过于繁琐、复杂的时钟网络的挑战。各种因素,包括不断增加的I/O需求、降低成本的要求和减少印刷电路板设计更改的需要,迫使设计人员重新审视时钟网络。本文将探讨FPGA时钟分配控制方面的挑战
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FPGA 时钟
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