本跳频系统中，FPGA是硬件逻辑的载体，完成基带信号采样后的混频、滤波等操作及对DDS、ADC等外部逻辑的控制；dsp控制FPGA内部逻辑以及DDS、ADC等逻辑单元完成跳频通信系统基带部分的发射与接收及其一系列计算任务；高精度时钟源为整个系统提供时间基准，经过dsp、FPGA、DDS等器件内部锁相环倍频，为各器件提供主时钟。
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跳频通信 基带模块 FPGA
着重讨论基于FPGA的64点高速FFT算法的实现方法。采用高基数结构和流水线结构，大大提高了FFT处理器的运行速度。同时块浮点结构的引入，也大幅减少了浮点操作占用FPGA器件的资源数目，兼顾了FPGA高精度、低资源、低功耗的特点。
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高速FFT算法 高基数结构 FPGA 流水线结构
电子屏的出现，不仅可以使企业更全面的展示产品，推广企业文化，而且可以满足不同读者的需求，改善城市环境，提升人民生活质量，更重要的是广告能够更及时、更准确、更全面的展示自己的新产品，第一时间与消费者进行沟通，赢得市场，获取利润，以及根据市场动态更及时更全面的做出市场决策。基于以上原因，我们采用Nios II软核设计了能及时发布户外广告、电子公告的多媒体广告系统。
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NiosII处理器 多媒体广告 FPGA
提出一种基于FPGA 的实时视频信号处理平台的设计方法，该系统接收低帧率数字YCbCr 视频信号，对接收的视频信号进行格式和彩色空间转换、像素和，利用片外SDRAM 存储器作为帧缓存且通过时序控制器进行帧率提高，最后通过VGA 控制模块对图像信号进行像素放大并在VGA 显示器上实时显示。整个设计使用Verilog HDL 语言实现，
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实时视频信号处理 CCD图像传感器 FPGA YCbCr
近几年，FPGA 产业迅速扩张，有越来越多的工程师从事着与 FPGA 相关的设计和研发工作。作为任何一款产品都不可或缺的电源，也面临来自FPGA应用的要求和挑战。一方面是需求的增多，另一方面的技术指标要求的不断提升，如何帮助工程师轻松完成FPGA产品的电源设计，让他们得以将更多的精力投入到核心部分的设计中，从而缩短设计周期，成了每个电源厂商要面对的问题。为此，笔者采访了来自优质电源产品供应商凌力尔特公司的DC/DC µModule 产品市场经理Afshin Odabaee，来听一听他对面向FPGA应用的电
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静态电流 散热 FPGA
对传统电子系统设计方法与现代电子系统设计方法进行了比较，引出了基于EDA技术的现场可编程门阵列（FPGA）电路，提出现场可编程门阵列（FPGA）是近年来迅速发展的大规模可编程专用集成电路（ASIC），在数字系统设计和控制电路中越来越受到重视。介绍了这种电路的基本结构、性能特点、应用领域及使用中的注意事项。对基于EDA技术的FPGA进行了展望。指出EDA技术将是未来电子产品设计技术发展的主要方向。
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自动化设计 EDA FPGA
多通道频率检测是当前数字接收机的一种常用的频率测量方案,该方法可以较好地解决频率截获概率与频率分辨力的矛盾,并在复杂的电磁环境中具有处理多个同时到达信号的能力。文中给出了基于FPGA来实现多信道频率测量的具体方案。该方案能够充分发挥FP-GA硬件资源丰富的特点,并且易于实现并行处理,可大幅度提高系统的处理速度。
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多信道频率检测 频率截获 FPGA
提出一种结合电子设计自动化(Electronic Design Automation，简称EDA)软件和FPGA的IP核保护机制。通过在EDA工具中加入保护机制防止设计者非授权使用IP核，在FPGA中加入保护机制防止设计被非法复制、窃取或篡改。
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IP保护 EDA FPGA
将Altera 公司的DE2 多媒体开发平台与Terasic 公司的D5M 数码相机开发套件相结合，设计了一套基于小波无损压缩的实时图像处理系统。系统采用便于可编程逻辑器件灵活实现的二维整数5 /3 提升小波变换实现压缩。为保证图像的无损压缩，对边界数据进行对称周期延拓处理。并针对实时处理过程中的大容量数据流的存储问题，应用片外存储资源保存采集和处理过程中的图像数据，有效地降低了片上存储资源的消耗。测试结果表明: 系统满足实时图像采集、预处理及无损压缩的要求。
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图像处理 无损压缩 FPGA
提出一种能实时处理的H.264/AVC帧内预测硬件结构。通过对H.264/AVC各个预测模式的分析，设计了一个通用运算单元，提高了硬件资源的可重用性。采用4个并行运算单元计算预测值，对运算比较复杂的plane模式预处理，并设计模式预测器，加快了系统处理速度。硬件电路结构已通过RTL级仿真及综合，并在Altera公司的Cyclone II FPGA平台上进行了验证和测试。
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H.264帧内预测 视频解码器 FPGA
针对复杂算法中矩阵运算量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计,实现矩阵并行计算。首先根据矩阵运算的算法分析,设计了矩阵并行计算的硬件实现结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并通过Avalon总线与NiosⅡ主处理器通信,作为硬件加速器。最后在FPGA芯片中构建SoPC系统,并在Altera DE3开发板中进行矩阵实时计算测试。测试结果验证了基于FPGA/Nios-Ⅱ矩阵运算硬件
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硬件加速器 矩阵运算 FPGA
在对OFDM调制以及FPGA、DSP、中频接口进行深入研究的基础上，提出了一种TD-LTE系统中下行链路基带信号发送的实现方案，在系统的设计思路和硬件资源上进行了优化。在实际的硬件环境下，通过大量测试，验证了该方案的可行性和有效性。
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TD-LTE 基带信号发送 FPGA
给出了以FPGA为核心，实现基于瞬态视觉诱发电位的脑机接口实时系统的方案。该方案包括脑电采集电路、基于FPGA的VGA视觉刺激器和FPGA开发板三部分。用FPGA取代计算机，作为脑机接口的控制和信息处理器。利用VHDL编程，在FPGA中实时处理采集的脑电信号，提取并识别瞬态视觉诱发电位信号，转换为控制命令，反馈给视觉刺激器。实验结果表明，本方案可以有效地实现脑机接口实时系统，并达到较高的正确率和通信速度。
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脑机接口 VGA视觉刺激器 FPGA
为解决实时性盲信号分离的问题,基于独立分量分析的模型,设计出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder对算法中用到的乘法器、查找表、状态机等进行建模,通过Quartus II综合后在Altera FPGA器件中进行硬件仿真。仿真实验分别采用人工生成的周期信号和真实的语音信号进行验证。实验结果表明,该IP核能很好的完成瞬时混合模型中盲信号的分离,具有很强的实用性。
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DSPBuilder IP核 FPGA
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