- 利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。
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亚稳态性 多时钟 FPGA
- 相对其他成熟的计算机体系，SOPC系统现在还没有命令行。为了更好的推广SOPC应用，笔者开发了一个智能的命令行模块，可以调用系统中的任意函数，降低了开发人员的使用难度。
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SOPC 命令行 FPGA
- 基于IEEE浮点表示格式及FFT算法，提出一种基2FFT的FPGA方法，完成了基于FPGA高精度浮点运算器的FFT的设计。利用VHDL语言描述了蝶形运算过程及地址产生单元，其仿真波形基本能正确的表示输出结果。
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蝶形运算 FFT FPGA
- 本节旨在通过给定的工程实例——“数字钟”来熟悉Altera软嵌入式系统的软硬件设计方法。同时使用基于Altera FPGA的开发板将该实例进行下载验证，完成工程设计的硬件实现。在本节中，将主要讲解以下知识点。
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SOPC NiosII FPGA 数字钟
- 以基于静态随机存储器(SRAM)的现场可编程门阵列(FPGA)为例，在传统的三次测试方法的基础上提出了一种新颖的针对FPGA互联资源的测试方法。该方法运用了层次化的思想，根据开关矩阵中可编程互联点(PIP)两端连线资源的区别将互联资源进行层次化分类，使得以这种方式划分的不同类别的互联资源能够按一定方式进行叠加测试，这就从根本上减少了实际需要的测试配置图形和最小配置次数。
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互联资源 分层测试 FPGA
- 本节旨在通过给定的工程实例——“Hello LED”来熟悉Altera软嵌入式系统的软硬件设计方法。同时使用基于Altera FPGA的开发板将该实例进行下载验证，完成工程设计的硬件实现。本节主要讲解下面一些
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SOPC NiosII FPGA
- 由于超级电容器单体性能参数的离散性，当多个单体串联组成电容器组时，在充放电过程中容易造成过充或过放现象，严重危害超级电容器的使用寿命。文中提出以FPGA为检测、控制单元，对电容进行有效地充放电控制，防止过充或过放，提高超级电容器的循环使用次数，降低不必要的能量消耗。
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超级电容 串联均压 FPGA
- NIOS II使用NIOS II IDE集成开发环境来完成整个软件工程的编辑、编译、调试和下载。在采用NIOS处理器设计嵌入式系统时，通常会按照以下步骤。
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片上可编程系统 SOPC FPGA NiosII
- LCD 显示离不开背光源的辅助，而现在绝大多数显示器采用恒定亮度背光源，存在显示效果动态模糊以及低对比度等问题，并且耗能也较为严重。文章着重叙述一种基于视频内容逐帧分析，然后选择最佳背光亮度的一种由FPGA 控制的动态背光源设计方案。实验采用的是TI 公司的TLC5947，具有多个输出通道，可以适用于大规模显示屏。
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RGB 背光 FPGA
- 介绍了一种在工程爆破振动数据采集中应用的控制器设计方案。系统采用Altera公司的FPGA作为主控制器芯片，其中集成控制逻辑单元与NiosII软核嵌入式处理器二者结合成为单芯片控制器方案。
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NiosII 嵌入式处理器 FPGA
- SoC即System On Chip，是片上系统简称。它是IC设计与工艺技术水平不断提高的结果。SoC从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个（或少数几个）芯片上完成整个系统的功能。所谓完整的系统一般包括中央处理器、存储器以及外围电路等。
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片上可编程系统 SOPC FPGA
- 可以使用Quartus II Simulator在工程中仿真任何设计。根据所需的信息类型，可以进行功能仿真以测试设计的逻辑功能，也可以进行时序仿真。在目标器件中测试设计的逻辑功能和最坏情况下的时序，或者采用Fast Timing模型进行时序仿真，在最快的器件速率等级上仿真尽可能快的时序条件。
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QuartusII 编译 FPGA 仿真
- 设计好工程文件后，首先要进行工程的约束。约束主要包括器件选择、管脚分配及时序约束等。时序约束属于较为高级的应用，通过时序约束可以使工程设计文件的综合更加优化。下面对这几种约束方式进行介绍。
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QuartusII 约束 FPGA 配置
- 逻辑锁定方法学（LogicLock Methodology）内容就是在设计时采用逻辑锁定的基于模块设计流程（LogicLock block-based design flow），来达到固定单模块优化的目的。这种设计方法学中第一次引入了高效团队合作方法：它可以让每个单模块设计者独立优化他的设计，并把所用资源锁定。
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QuartusII LogicLock FPGA 逻辑锁定工具
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