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dsp+fpga 文章 最新资讯

ADS8344和FPGA的高精度数据采集前端

  •   数据采集在工业测试系统中是一个很重要的环节,其精确性和可靠性是至关重要的。本文阐述的数据采集系统精度高达16位,能够对8个外部模拟通道进行A/D采样,最大模拟输入信号范围达到-15~+15V。该系统具有限幅保护功能,程序编写简便,能够实现对远端数据的采集和传输。   1 系统硬件设计   数据采集系统框图如图1所示。        图中,A/D转换器采用了TI公司的16位逐次逼近型ADS8344;FPGA主要用于控制ADC的启动、停止和查询ADC状态等,同时对数据进行高速数据缓
  • 关键字: ADS8344 FPGA 数据采集  

首款结合数学和逻辑功能的单芯DSP

  •   德州仪器推出一款单芯片DSPTCI6484,结合PHY处理的数学功能与MAC处理的逻辑功能,提高了高级多处理超3G移动通信局端应用(如HSPA/HSPA+、LTE以及WiMAXWave2等)的DSP功能。   IDC的无线半导体项目经理FlintPulskamp指出:“由于LTE即将在近期实现,基站OEM厂商应为系统配备灵活的处理器,以满足近在眼前的性能与数据处理要求。TI在TCI6484上结合MAC与PHY功能,为OEM厂商提供了一种统一的可扩展融合型解决方案,能在微微基站、微基站以及
  • 关键字: DSP  

基于FPGA和DSP的高速瞬态信号检测系统

  •   引 言   目前国内急需一种能够对电火工品的发火过程进行实时无损耗监测的方法和手段,并根据监测结果对火工品的可靠性进行准确的判决和认证,解决科研和生产过程中的具体问题。本系统采用感应式线圈作为非接触式启爆电流的启爆装置,并采用高速A/D、FPGA、DSP等先进的集成电路实现了电火工品的无损耗检测。其主要目的是:第一,解决电火工品可靠性试验中微秒级瞬态信号的检测、处理和存储技术;第二,为可靠性试验提供一种在线的无损耗实时检测系统,以便对电火工品的发火全过程进行监测;第三,为电火工品的发火可靠性认证和评
  • 关键字: FPGA DSP A/D  

德州仪器推出首款结合数学和逻辑功能的单芯片 DSP

  •   德州仪器 (TI) 宣布推出一款单芯片 DSP TCI6484,结合 PHY 处理的数学功能与 MAC 处理的逻辑功能,从而显着提高了高级多处理超 3G 移动通信局端应用(如 HSPA/HSPA+、LTE 以及 WiMAX Wave 2 等)的 DSP 功能。此款新型 65 纳米单内核 1 GHz DSP 还能使效能加倍,提高数据吞吐量以降低时延,实现更出色的服务质量,并取代昂贵的 RISC 协处理器。TI 全新 DSP 技术不仅使基站 OEM 厂商能够减少芯片以降低系统成本,还能提高系统密度以支持单
  • 关键字: 德州仪器 DSP TCI6484  

多核DSP结构与超核DSP结构

  • Internet爆炸性的增长,线路网络与分组网络的加速融合,对通信设备和应用提出了一系列新的要求。目前的线路交换技术是在Internet时代之前很久设计的,由于它们只对通话业务进行优化,已不能支持当今成指数增长的数据业务。为此,服务提供商正在部署分组网络(Internet协议)和信元网络(ATM),并从老式设备转向以分组交换为中心的软交换技术和媒介网关。    本文旨在帮助那些正在构建分组交换技术的公司解决在设计新型网络时遇到的众多难题中的一个问题:如何管理好有关语音
  • 关键字: 多核 DSP 超核 结构  

使用VHDL语言设计FPGA的几个常见问题的探讨

  •        详细讨论了在MAX plusⅡ开发平台下使用VHDL硬件描述语言设计现场可编程门阵列(FP-GA)时常见的三个问题:等占空比分频电路、延时任意量的延时电路、双向电路。       1 引言            随着EDA技术的发展,使用硬件语言设计可编程逻辑器件(PLD)/现场可编程门阵
  • 关键字: VHDL FPGA 问题  

基于FPGA的锁相环位同步提取电路设计

  •   概述   同步是通信系统中一个重要的问题。在数字通信中,除了获取相干载波的载波同步外,位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻,才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。   一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成,具有功耗大,可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性,可以提高集成度和设计速度,增强系统的整体性能。本文给出了一种基于fpga的数字锁相环位同步提取电路。   数
  • 关键字: FPGA 锁相环 分频器  

PLD公司三极化形成

  • 可编程逻辑器件(PLD)在与ASIC之激战中已经告捷:每年开始PLD设计的项目数目远远高于ASIC项目开工数。同时,PLD厂家之间也发生微妙的变化,由崛起时的争强好斗和互不相让,渐渐找到了各自的落脚点。目前看来,Xilinx的产品稳居65nm FPGA市场,Altera最大的量产在90nm FPGA,Actel凭低功耗0.13微米FPGA在对功耗要求苛刻的领域站稳了脚跟。昔日的两个庞然大物——Xilinx和Altera之间拉开了距离,同时小型FPGA厂商如Actel跃跃欲试,渐渐跳
  • 关键字: PLD FPGA ASIC  

嵌入式DSP上的视频编解码与相应名词解释

  •     随着数字多媒体的应用日渐广泛,视频解码在嵌入式系统设计中变成一个基本要素。视频标准有多种,依赖于产品可实施其中的一个或者多个标准。       当然这不是全部,视频仅仅是多媒体码流的一部分,另外还有音频或者语音需要并行处理。因此,一个精确的处理存储或数据流的同步层是必需的。此外,视频解码本身对性能要求较高,需要不同于先前基于语音和信息应用的系统架构;这就对便携系统提出了特殊挑战,而桌面应用同样面临这些问题。  &n
  • 关键字: 嵌入式 DSP 视频 编解码  

Xilinx屡获殊荣的65nm Virtex-5系列新增三款器件

  •   赛灵思公司宣布为其屡获殊荣的65nm Virtex™-5 LX 和 LXT FPGA平台增加三款新型小尺寸封装器件,以满足新兴市场对可编程逻辑器件成本和密度的要求。其中逻辑优化的LX平台增加了Virtex-5 LX155器件,Virtex-5 LXT平台则增加了LX20T以及LX155T器件,外加带有低功率收发器的小尺寸 19mm FF323封装。这些新增器件将支持工业网络、医疗影像、马达控制、国防和高性能计算应用等领域 实现更高水平的成本优化。   “由于Virtex-5系
  • 关键字: 赛灵思 FPGA 可编程逻辑器件  

Altera的Stratix II GX FPGA提供50-Gbps SFI-5接口

  •   Altera公司宣布,带有嵌入式收发器的Stratix® II GX FPGA支持SERDES成帧器接口Level 5 (SFI-5)标准,为高性能光通信应用提供40至50-Gbps接口。SFI-5规范是芯片至芯片标准,保证了前向纠错(FEC)技术、成帧器以及业界最佳光转发器之间的通用性。硬件测试验证了Stratix II GX FPGA符合SFI-5标准,其20个高速串行收发器通道的数据速率在600 Mbps至6.375 Gbps之间,很容易满足SFI-5接口要求。   SFI-5光互联论
  • 关键字: Altera FPGA 芯片  

基于SOPC的工业大型吊车吊钩位置测量的设计

  • 本文提出了应用FPGA和编码器实现基于SOPC的工业吊车吊钩的位置测量。该设计通过对于相关编码器输出信号的采集处理实现了对于吊钩垂直距离的测量,并且对于在应用实践中的问题进行了讨论。
  • 关键字: SOPC  FPGA  位置测量  

Actel的 ProASIC3L系列实现低功耗高速度和低成本之间的平衡

  •   Actel公司进一步扩展其业界领先的低功耗可编程解决方案组合,面向高性能及对功耗敏感的系统设计人员推出ProASIC3L系列现场可编程门阵列 (FPGA)。相比前一代ProASIC3 FPGA,新推出的以 Flash为基础的FPGA系列可以在高达350MHz的工作频率下大幅降低功耗,能分别对动态和静态功耗降低达40% 和 90%,从而为工业、医疗和科研等高性能市场领域的设计人员提供高速度、低功耗及低成本的灵活且功能丰富的解决方案。ProASIC3L系列还支持FPGA优化32位ARM Cortex-M1
  • 关键字: Actel 可编程 FPGA   

利用 Virtex-5 SXT 的高性能 DSP 解决方案

  •     二十多年来,FPGA 为世人提供了最灵活、适应性极强、快速的设计环境。早期的 DSP 设计人员发现,可将一种可再编程的门海用于数字信号处理。如果把内置到 FPGA 架构中的乘法器、加法器和累加单元结合起来,就可以利用大规模并行计算实现有效的滤波器算法。     在未加工频率性能方面的损失,通过并行计算得到了弥补,而且得远大于失,可谓"失之东隅,收之桑榆";由此获得的 DSP 带宽完全可与替代方案媲美。随着时间的推移,
  • 关键字: DSP Virtex-5 SXT  

基于FPGA的数字滤波器的设计与实现

  •   在信息信号处理过程中,如对信号的过滤、检测、预测等,都要使用到滤波器,数字滤波器是数字信号处理中使用最广泛的一种方法,常用的数字滤波器有无限长单位脉冲响应(IIR)滤波器和有限长单位脉冲响应(FIR)滤波器两种[1]。对于应用设计者,由于开发速度和效率的要求很高,短期内不可能全面了解数字滤波器相关的优化技术,需要花费很大的精力才能使设计出的滤波器在速度、资源利用、性能上趋于较优。而采用调试好的IP核需要向Altera公司购买。本文采用了一种基于DSP Builder的FPGA设计方法,以一个低通的16
  • 关键字: FPGA 数字滤波器  
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