- 引言随着信息化和数字化的发展，现在社会中人们的生活变得更加丰富多彩，生活更加便利。但是有一种...
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FPGA 智能导盲犬
- Analog Devices, Inc.，全球领先的高性能信号处理解决方案供应商，最新推出32位浮点数字信号处理器SHARC产品组合的最新成员——SHARC 2148x及SHARC 2147x系列。 高性能SHARC 2148x及低功耗SHARC 2147x系列处理器凭借集成高达5Mb 的存储器，为各种应用提高了单芯片、浮点信号处理精度，并为便携式设备实现了高端系统功能。 通过SHARC 2148x及SHARC 2147x处理器，设计师可以利用端到端 SHARC 系列的代码兼容
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ADI DSP SHARC
- 目前，显示屏按数据的传输方式主要有两类:一类是采用与计算机显示同一内容的实时视频屏;另一类为通过USB、以太网等通信手段把显示内容发给显示屏的独立视频源显示屏，若采用无线通信方式，还可以随时更新显示内容，灵
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视频 LED 系统 独立 全彩 ARM FPGA 甚于
- IPTV视频广播中采用FPGA作为编码和解码平台的好处是明显的。然而，为FPGA供电可能是一个挑战，而采用根据电源要求设计的专用电源管理器件，如MIC68200，将极大地缩短新系统的上市时间。
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供电 问题 FPGA 系统 IPTV 基于 通信协议
- 全球领先的硅产品知识产权 (SIP) 平台解决方案和数字信号处理器(DSP)内核授权厂商CEVA公司宣布提供CEVA-SATA3.0设备控制器IP。基于与固态硬盘 (SSD) 客户广泛的合作经验，CEVA公司已经提升其SATA设备控制器IP性能，提供 6Gbps 线路速率 (line rate) 以实现更快的数据传输，使得吞吐量较上代产品提高一倍。该IP已经授权予一家领先的闪存半导体制造商，用于其未来的固态硬盘设计中。
CEVA-SATA3.0 IP 采用最新的原生指令排序 (Native Co
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CEVA 固态硬盘 DSP
- FPGA的嵌入式系统USB接口设计,摘要：设计基于FPGA的IP-BX电话应用系统，用于传统的电话网络(PSTN)与PC机之间的接口连接。USB2．0接口器件EZ-USB FX2 CY7C68013A-56工作在slave FIFO模式，为基于FPGA的嵌入式系统与PC机之间提供数据和命令通道，从
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接口 设计 USB 系统 嵌入式 FPGA
- DSP实现3G LTE应用技术简介,3G LTE是第三代伙伴计划(3GPP)的一个高级标准，为广域网提供下一代宽带无线技术。 与以前各阶段的3GPP相比，3G LTE的目标是更高的吞吐量、更低的时延以及高效的IP回程，提供一种新的可以大规模部署的移动网络技术，预
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应用技术 简介 LTE 3G 实现 DSP
- 对许多包含并行性或可流水化的算法而言，由于裕量连接带宽可实现用户自定义的数据通路，这样，逻辑可在一个时钟周期内访问存储器或访问另一个逻辑块的结果，从而使FPGA的持续性能可接近峰值性能。由于固定架构具备预先确定的用以实现不同功能的逻辑块集合，所以可以为FPGA配置支持某种给定算法的最优逻辑函数比例来实现器件资源的最佳利用。
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进展 处理 FPGA 交换
- Altera 公司今天宣布其Stratix® IV GT FPGA 实现了与Avago公司 的 40G 四通道小型可插拔 (QSFP) 光学模块的互操作性。QSFP 光学模块在单条光纤电缆链路上数据速率为 40-Gbps。利用 Stratix IV GT FPGA 中特有的 11.3-Gbps 嵌入式收发器，设计人员现在可以运用 FPGA 的灵活性和性能优势在其线卡中将 40G QSFP 光学模块桥接到其它器件，从而增加总系统带宽。
QSFP 是一些计算及电信应用中使用的高性能交换机、路
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Altera FPGA Stratix QSFP
- 摘要：利用现场可编程门阵列(FPGA)设计并实现直接数字频率合成器(DDS)。结合DDS的结构和原理，给出系统设计方法，并推导得到参考频率与输出频率间的关系。DDS具有高稳定度，高分辨率和高转换速度，同时利用Ahera公司
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FPGA DDS
- 摘要：介绍一种基于FPGA技术的时间间隔测量方法，通过分析FPGA的主要技术优势及其在工业控制领域中所处的重要地位，给出设计时间间隔测量模块所选用的FPGA器件并进行硬件设计，以及所选用的软件并进行软件设计。描述
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FPGA 时间间隔测量 模块设计
- 基于双DSP的大功率变流器通用控制平台的设计, 摘要：介绍一种大功率变流器通用控制平台，是以TMS320C6713B为浮点算法运算核，TMS320F2812为系统定点控制核的双DSP的控制系统架构。详细分析该系统设计各模块硬件电路和软件程序设计。该系统控制平台运算性能强，
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控制 平台 设计 通用 变流器 DSP 大功率 基于
- DSP内嵌PLL中的CMOS压控环形振荡器设计,本文设计了一种应用于DSP内嵌锁相环的低功耗、高线性CM0S压控环形振荡器。电路采用四级延迟单元能方便的获得正交输出时钟，每级采用RS触发结构来产生差分输出信号，在有效降低静态功耗的同时．具有较好的抗噪声能力。在延迟单元的设计时。综合考虑了电压控制的频率范围以及调节线性度，选择了合适的翻转点。 仿真结果表明．电路叮实现2MHz至90MHz的频率调节范围，在中心频率附近具有很高的调节线性度，可完全满足DSP芯片时钟系统的要求。
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振荡器 设计 环形 CMOS 内嵌 PLL DSP
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