DSP芯片TMS320C6712的外部内存自引导功能的实现,TMS320C6000系列与TMS320C54系列的引导方式有很大差别。在开发应用TMS320C6000系列DSP时，许多开发者，尤其是初涉及者对DSP ROM引导的实现有些困难，花费许多时间和精力摸索。笔者结合开发实例，介绍了实现外部存储器
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引导 功能 实现 内存 外部 芯片 TMS320C6712 DSP
球可编程平台领导厂商赛灵思公司与Vanguard Software Solutions 公司 (VSofts) 在 IBC2010 大会上联合演示了 VSofts H.264/AVC-I IP 核的强大功能：能实现超低延时，且其现场可编程门阵列 (FPGA) 实施方案不仅符合国际电信联盟 (ITU) 和 Panasonic AVC-Intra 标准，而且还支持业界标准的编解码器，能在实时视频广播应用中确保源视频到编码视频的最小延迟。
VSofts 市场营销副总裁 Felix Nemirovsky
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赛灵思 FPGA IP核
美国国家仪器有限公司(National Instruments，简称NI)近日发布NI 9157和NI 9159 MXI-Express RIO机箱，以及NI 9148以太网RIO机箱，这三款新产品在现有的NI 9144 EtherCAT机箱基础上，进一步扩展了NI基于各种总线的高通道数扩展机箱系列产品。利用NI可重配置I/O(RIO)技术，这些机箱将基于现场可编程门阵列(FPGA)的硬件和C系列I/O应用到了需要数百甚至数千通道数的应用。每一个扩展机箱含有一个可用NI LabVIEW FPGA模块编
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NI FPGA LabVIEW
针对DDS频率转换时间短，分辨率高等优点，提出了基于FPGA芯片设计DDS系统的方案。该方案利用A1tera公司的QuartusⅡ开发软件，完成DDS核心部分即相位累加器和ROM查找表的设计，可得到相位连续、频率可变的信号，并通过单片机配置FPGA的E2PROM完成对DDS硬件的下载，最后完成每个模块与系统的时序仿真。经过电路设计和模块仿真，验证了设计的正确性。由于FPGA的可编程性，使得修改和优化DDS的功能非常快捷。
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FPGA DDS
电源在所设计系统的设备中可以说是最简单的器件，但却必须放在整机设计的最后考虑。为了保证整机的可靠运转，对供电系统的要求越来越高。 在高速电路板中，例如视频处理卡，由于电路的高频特性，开关的电磁辐射
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图像 处理 理系 设计 DSP TPS3307 电源 监控 芯片 基于
对于任何半导体厂商来讲，低功耗永远是其追求的目标，DSP厂商也是如此。ADI及TI两大DSP主要供货商日前先后推出了其最新的低功耗DSP处理器，瞄准满足移动、工业等对于功耗及价格敏感的应用。
ADI公司处理器及DSP技术部市场总监Colin Duggan表示，ADI BF592目标市场主要包括，条码扫描仪、智能计算、音频处理、手持式设备、自动外部除颤器及驾驶员辅助系统等，而尤其适用于目前的智能仪表中。
“由于不同国家有不同的要求，且软件无线电标准正在制定之中，因此需要具备足够的
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ADI DSP
爱特公司(Actel CorporaTIon) 宣布其多种FPGA产品现可搭配使用加密内核，对抗差分功率分析(differential Power analysis, DPA)攻击。采用SmartFusion、Fusion、ProASIC3和 IGLOO的设计人员现可通过使用IP Cores公司(IP Cores, Inc.)的AES、GCM或ECC IP内核，保护其密钥不受DPA攻击。IP Cores是专业提供主要用于安全和加密领域的半导体用IP内核的供应商，而这些内核则是首次商业化地用于FPGA的
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Actel FPGA
ADI)，全球领先的高性能信号处理解决方案供应商，最近推出800MMAC/400MHz性能的Blackfin ADSP-BF592，万片订量售价仅3美元/片。Blackfin BF592的活动功耗低至88 mW，采用小型9 mm x 9 mm 64引脚LFCSP封装，该产品的问世使得许多具有功耗限制的小尺寸应用也能集成高性能DSP(数字信号处理器)，充分满足工业、医疗、视频、音频和通用市场的需求。
ADI公司DSP处理器核心技术部门业务开发经理Richard Murphy表示：“低成
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ADI Blackfin DSP
空分复用 (SDM) MIMO 处理可显著提高频谱效率，进而大幅增加无线通信系统的容量。空分复用 MIMO 通信系统作为一种能够大幅提升无线系统容量和连接可靠性的手段，近来吸引了人们的广泛关注。 MIMO 无线系统最
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基于Java的FPGA可编程嵌入式系统, 传统的嵌入式产品只能实现某种特定的功能，不能满足用户可变的丰富多彩的应用需求。为解决这个问题，本文设计并实现了一种使用Java作为软件平台的基于FPGA的可编程嵌入式系统，以实现系统对多种本地应用和网络的
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嵌入式 系统 可编程 FPGA Java 基于
FPGA/CPLD状态机的稳定性设计, 随着大规模和超大规模FPGA/CPLD器件的诞生和发展,以HDL(硬件描述语言)为工具、FPGA/CPLD器件为载体的EDA技术的应用越来越广泛.从小型电子系统到大规模SOC(Systemonachip)设计,已经无处不在.在FPGA/CPLD设计中,状
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设计 稳定性 状态 FPGA/CPLD
FPGA全局时钟资源相关原语及使用, FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂
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