- 随着行业向速度更高、延迟更低、且以数据为中心的3G-LTE移动网迁移，OEM厂商需要能够提供更高吞吐量的DSP，以满足日益复杂的基站计算要求。飞思卡尔最新的DSP通过其MAPLE-B基带加速计增强版本满足该需求。灵活的MAPLE-B2加速计在小块硅中提供高水平的吞吐量，从而在优化成本和功耗的同时在高级天线处理算法的实施中实现低延迟。
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飞思卡尔 DSP 201106
- 随着通信与网络技术的不断发展，使我国用现有的E1资源来传输以太网业务成为广泛的应用。以太网数据要通过E1线路传输就必须对以太网净荷数据进行帧封装，才能从E1线路上恢复出以太网数据帧，完成以太网数据的交换。通常，以太网数据是通过HDLC协议或GFP协议来进行封装的。本文介绍了中国移动标准协议转换器中以太网到单路E1转换器HDLC协议封装的FPGA（现场可编程逻辑阵列）设计与实现。
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中国移动 FPGA 201106
- 全球领先的硅产品知识产权(SIP)平台解决方案和数字信号处理器(DSP)内核授权厂商CEVA公司和领先的GNSS解决方案供应商CellGuide宣布，合作为CEVA-XC通信处理器提供基于软件的GPS解决方案。通过利用CellGuide的GPS/GLONASS软件IP，CEVA-XC获授权厂商可为其处理器设计增添GPS功能，而无需进行任何硬件更改或增加芯片尺寸。
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CEVA DSP
- 全球领先的硅产品知识产权 (SIP) 平台解决方案和数字信号处理器 (DSP) 内核授权厂商CEVA公司宣布，推出经充分优化的HSPA+软件程序库，适用于CEVA-XC DSP。在CEVA-XC软件定义无线电 (SDR) 参考架构中增加新的程序库，能够实施基于软件的多模HSPA/HSPA+/LTE/LTE-A解决方案。对HSPA和HSPA+的支持是为移动应用提供强制性3G后向兼容所必要的。
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CEVA DSP HSPA
- 摘要 基于Flash存储器的Hamming编码原理，在Altera QuartusⅡ7．0开发环境下，实现ECC校验功能。测试结果表明，该程序可实现每256 Byte数据生成3 Byte的ECC校验数据，能够检测出1 bit错误和2 bit错误，对于1 bit错误
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Flash FPGA NAND ECC
- 双DSP系统串口扩展,在研制无线分组网络路由控制器时，采用了双DSP结构进行数据处理，另外还需扩展8个串口，很显然这是DSP本身所无法解决的，故必须进行串口扩展。
常用串口扩展方法:
从本质上讲，所有的串口扩展接口电路都是以并行数
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扩展 串口 系统 DSP
- 随着半导体工艺技术的迅猛发展，现场可编程逻辑器件FPGA的集成度迅速提高，已达到百万门量级，与此同时，FPGA中的逻 ...
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ARM FPGA 加载配置
- DSP芯片加工及选型参数,DSP芯片也称数字信号处理器，是一种特别适合于进行数字信号处理运算的微处理器具，其主机应用是实时快速地实现各种数字信号处理算法。根据数字信号处理的要求，DSP芯片一般具有如下主要特点： (1)在一个指令周期内
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参数 选型 加工 芯片 DSP
- DSP数字多功能板的工作原理与实现,1 引言 音板(tone)、主叫号码显示板、多频互控收发器板、双音频接收器板等是程控交换机重要的公共设备。这些设备在程控交换机中是一块块不同的硬件单板，这些单板都是以专用集成电路(IC)来实现其功能的。但要增加
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原理 实现 工作 多功能 数字 DSP
- 基于DSP的电动助力转向系统的设计,摘要：电动助力转向(EPS)是一种新型的汽车动力转向技术。设计了一种基于TMS320LF2407A DSP控制的汽车电动助力转向系统，介绍了其硬件组成及软件结构，采用PID控制策略对电机电流进行闭环控制，利用PWM技术控制电机的
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转向系统 设计 助力 电动 DSP 基于
- 摘要：提出一种通过两个二阶节级联构成四阶IIR数字椭圆滤波器的设计方法，并利用Matlab仿真软件设计了通带内波纹不大于0．1 dB，阻带衰减不小于42 dB的IIR数字滤波器。论述了一种采用可编程逻辑器件，通过VHDL硬件描
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Matlab FPGA IIR 数字滤波器
- 在现代数字通信中，对数据传输容量和传输效率的要求越来越高，因此经常依据时分复用[1]的原理通过数字复接与分...
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数字复接技术 FPGA 时分复用
- 摘要：在FPGA设计中，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压下将导致错误的行为。在设计PLD／FPGA时通常采用如下四种类型时钟：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。
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FPGA 时钟设计
- 1 引 言 在雷达及声纳信号处理系统中，波束形成算法通常采用DSP软件编程实现，控制逻辑电路采用CPLD来完成，这种方法具有软件编程灵活、功能易于扩展的优点，但对于实时性能要求很高的系统，如雷达、声纳探测和
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FPGA 自适应波束 算法
- 针对高清图像在中值滤波预处理过程中排序量多、速度慢的特点，提出适合邻域图像并行处理机的分块存储方法。在流水线结构下，1个时钟周期可以并行处理32个3×3邻域的中值滤波运算，实现了高速、实时的1 920×1 080灰度图像中值滤波器。
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FPGA 中值滤波 硬件实现
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