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采用CSMC工艺的零延时缓冲器的PLL设计

  • 1 引言　　本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小时
  • 关键字： CSMC  PLL  工艺  零延时    

基于CSMC工艺的零延时缓冲器的PLL设计

  • 　1 引言　　本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小
  • 关键字： CSMC  PLL  工艺  零延时    
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