用于CPU内核的分布式电压调节模块

到2007年，pc将要求dc－dc转换器能在0.95v提供高达200a的电流。飞兆半导体公司已开发出以多个模块组成的分布式电压调节模块（vrm），每个模块都能提供高达每相40a的电流，而效率超过80％。这样，可以利用5相设计（five－phase design）提供200a的电流。在这个模块中采用的方案是把多相dc－dc转换器划分为如下几个部分：

1、pwm控制器及其相关元件

2、功率mosfet、mosfet驱动器、输出电感和相关元件

3、由陶瓷和电解电容组成的输入及输出电容箱

本文只讨论上面的第2点，即功率系统。控制器的输出/输入电容的选择是十分标准的，可参见技术文献。对于每一相位，上述第2点中由元件构成的所有功率组件会放置在1.15"×0.85"的小型插件板上，提供40a的电流并从控制器接收pwm ttl信号。这一模块在主板上的占位面积大约为0.85"×0.25"，可以放置在板上任何靠近cpu的地方，以减小传输阻抗和损耗，为母板设计人员提供灵活性，优化功率及pcb空间利用率。每一个模组板都可以安装自己的散热器。

设计方法

通过对同步降压转换器的损耗机制进行分析，可以计算个别因素对于模块效率的影响，并允许在元件挑选及pcb布局技术中做出不同的选择。损耗机制可以分组如下：

导通损耗＝iload^2×rds（on）×占空比（duty cycle）。由于两者都是在最大电流情况下，iload由应用决定，占空比则由输入和输出电压规格决定，我们要做的是使导通电阻rds（on）降到最低以减少可能的损耗。在输入电压为12v和产生的输出电压为1v的同步降压转换器中，同步整流器的占空比大约为91.7％，因此选择具有最低rds（on）的mosfet。查看mosfet的产品规格说明书就可以很清楚地知道，没有单个器件具有足够低的rds（on）来得到容许范围内的损耗，故需选择两个来完成任务。高端mosfet的导通损耗要低得多，占空比为8.3％，这意味着可以容忍较高的rds（on）。但必须在导通电阻和米勒电荷（miller charge）qgd以及后栅极阈值栅源电荷qgsp之间取得平衡，使总体损耗降至最小。

动态损耗＝0.5×（上升时间＋下降时间）×输入电压×iload×开关频率。这种形式的损耗是高端mosfet中的主要损耗。仔细分析上面的公式，可以把每个参数的影响划分如下：

上升和下降时间由mosfet的qgd和qgsp决定。高端mosfet必须具有最低的qgd合qgsp，以及合适的导通电阻，以满足前一点的要求，当输出电流达到40a时，导通损耗仍然是器件选择的主要考量因素，器件应该具有最低的rds（on），即以较高的动态损耗作为代价，目的是获得最佳的开关损耗与导通损耗的和值。所以，一般选择用于同步整流器的mosfet，针对高端器件将总体损耗减至最小。

上升和下降时间也取决于栅极驱动器阻抗、驱动波形的上升和下降时间以及最大的输出和灌电流（sink current）。为本项工作准备的pspice测试显示，理想驱动器应能提供4－5a电流，上升和下降时间大约为3－5ns的驱动信号，然而，这种驱动器在目前的市场上还没有，因此，可以选择能提供2a电流，而上升和下降时间略大于5ns的驱动器。

开关频率有时取决于控制环带宽要求，最大纹波电压和电流、pcb基板面（real estate）以及允许的最大损耗。在本应用中，开关频率的选取是最重要的，必须三思而后行，本方案的开关频率因为下列原因而选为200khz；

a）由于动态损耗直接与开关频率成正比，较低的频率，如200khz是一个很好的折衷值。

b）由源极电感效应引起的损耗也会达到最小化，因此它也取决于开关频率。

c）在大功率级应用方面，dc－dc转换器产生的热量必须通过冷却系统从vrm，并最终从计算机外壳散放。这是热设计工程师处理新一代内核电源时不得不面对的事实，它意味着两个明确的要求。第一个是必须为vrm板提供400fpm左右的气流；第二个要求是必须在vrm中使用合适的散热器。

d）较之300k hz，在200khz的开关频率下，电感尺寸仍然很小，因此不需要任何额外的pcb空间。同时控制环带宽的减小是极少的。根据实际经验，带宽是开关频率的1/4－1/10之间。当bw＝1/6开关频率时，200khz时bw＝200/6＝33.3khz，而在300khz时，bw＝300/6＝50khz，相差16.3khz。这不太可能引起负载瞬态问题，也不会额外增加输出滤波电容，同时也不会增加印制电路及电源接头ohmic电阻损耗。采用铜皮、厚2oz或更多层数的pcb可以控制这些损耗。当然，铜皮越厚层数越多，成本也越大，但每平方英寸必须要有40a，这是唯一可行的方法，否则铜皮损耗会相当大。本文的选择是8层2oz厚的铜皮。这样就会有足够的层数来降低寄生电阻，在不同的电路节电中分配大负载电流，同时降低所有电路节电的寄生电感，如在高端mosfet的漏极及同步整流器的开关节点和源极，允许快速转换的同时，能大幅度限制板上各处的信号振荡。
由mosfet源极电感引起的损耗如下：

针对同步降低转换器，测试和仿真显示：在高端mosfet关断期间，源极电感会在其上产生一个负电压，因为

迫使mosfet在栅极完全关断后也继续导电。这样，由于总源极电感造成漏级电流的下降时间变长，使动态损耗增加。这种效应会在电流较大时使漏极电流的下降变慢，即每相电流较大造成动态损耗不成比例地增加，使这种效应最小化的最佳方法是选择具有极低源极电感的封装及经实践证明良好的高频pcb布局技术。表1比较了几种封装形式。注意，bga封装的源极电感与so8的相比，几乎可以忽略不计，后者比5×5.5mm的bga封装规模大数倍以上。总而言之，源极电感效应由如下几种因素决定：

总有效源极电感。包括封装的源极电感和pcb的源极引线（trace）电感。为了使开关损耗在允许范围内，二者都必须尽可能地小。

mosfet栅极阈值电压和正向跨导（transconductance）gm以及负载电流电容性损耗c×v^2×f。除了选择具有较低极间电容（interelectrode capacitance）的mosfet并降低开关频率以外，几乎没有别的办法能够减小使这些损耗。一般而言，这类损耗小于电路总损耗的1－3％。可视为二级效应。

元件选择

应用本应用的拓扑结构是同步降压转换器，它比其他拓扑可以提供更佳的简化和高效率组合，以及最低的总体成本。图1b所示为在mosfet的栅极和源极具有寄生电感的同步降低转换器。图1a的图形基于扩展的数学模型，表明效率是高端mosfet rds（on）和负载电流的函数。可以看出高端mosfet最佳的rds（on）值在7mω左右。这里选用了fdz7064s作为高端mosfet，以及两个fdz5047n作为同步整流器。表2是它们的规格说明

电感选择为1μh，这样可以把电流纹波限制在易于处理的范围之内。

布局方案


布局应遵循的主要原则是把所有的寄生效应减至最小。具体如下：
pcb寄生阻抗以8层2oz铜皮来处理。在bga封装下面采用通孔，使得开关电流从一开始就进行多层分流，从而大幅减小有效地引线阻抗。

mosfet封装寄生阻抗。这里应该选择bga封装，它比so8和dpak等封装要好几个数量级。

pcb寄生电感。和前文一样，在bga封装下面采用通孔，使得开关电流从一开始就进行多层分流，从而大幅度减小有效的引线阻抗。

高端mosfet源极与驱动开关节点的连接必须在源极焊盘的顶端进行，以避免产生源极电感。图2详细展示了账篷形通孔的使用，有助于电流在器件源极实现多层分流。这样能够大幅减小寄生阻抗和电感。

热处理

每个模块的输出功率＝40a×1.5v＝60w。对于80％的总功率效率，每个模块每平方英寸的功耗＝（60/0.8）－60＝15w。需要气流为400fpm的散热器来对电路板进行散热，以保持电路板温度在105℃以下。

效率

图3显示了两相80a应用的整体功率效率测量结果。每个模块都备有一个散热器，并配以400fpm的气流。每相40a或总体80a时的效率测量值为80.23％。这个效率值在每相40a时测得，且每相仅使用三个bga mosfet。相对于每相20a的解决方案，要获得相同的效率，传统封装所需的mosfet数量就要多很多。

结语

业界的每相电流一直徘徊于25－30a左右。本文的解决方案能够提供40a的每相电流。

一直以来，vrm都是在pcb上制作，这限制了电源到负载的布局灵活性。飞兆半导体提供非常灵活的小型模块，让设计人员按需要把该模块放置于最佳位置上，以实现功耗的最小化，并使瞬态响应及负载线效果提升至最高。

该解决方案为pc市场提供了最大的每相功率密度，同时维持安全的pcb温度。当输出电压为1.5v时，1平方英寸模块可提供60w的功率。

本文讨论了布局技术，用以控制和最小化寄生阻抗及电感，并获得出色的动态性能。

该解决方案提供开关器件及其驱动器的布局优化，而输出电感放在模块上能节省主板空间，进一步提高主板的空间利用率。