基于实验方法揭示竞争冒险的成因奥秘一

1引言

　　本文依据测试结果进行研究，给出10 Hz～1 MHz TTL信号下竞争冒险的成因见解。

　　2 竞争冒险的测试

　　2.1 竞争冒险概念

　　在数字电路中，如果输入端信号之间存在着时间延迟[1]，那么输出端有可能产生干扰脉冲 [1-2]。当干扰脉冲幅度达到开门电平，对后级电路、敏感电路将会造成危害。将时间延迟比作竞争，干扰脉冲比作冒险，即所谓的“竞争冒险”。竞争冒险的核心是干扰脉冲，研究竞争冒险实质是研究干扰脉冲。

　　2.2 测试电路

　　经过对多种逻辑电路的试验和比较，能同时在脉冲信号上升沿、下降沿产生干扰脉冲，异或门表现突出。现以异或门74LS86芯片为例，设计出7 级异或门竞争冒险测试电路。

　　异或运算表达式：Z = AB+AB，其输入相同(0 0，1 1)，输出为0;输入不同(0 1，1 0)，则输出为1。若将A、H端接入TTL数字信号源， B～G端接1态，分析奇数门A7的输入和输出。信号源初始态假设为0，即H为0，Z6 为0，A7输入为0 0，则Z7为0;假设为1，即H为1， Z6为1，A7输入为1 1，则Z7仍为0。经分析：当A、 H接入信源，B～G都为1态时，A7 的输入或为0 0或为1 1，而Z7都为0。由于H、Z 6是延迟信号(两信号间存在时间延迟)，所以， Z7示波器观测时将会显示出一根带有干扰脉冲的横亮线。

　　2.3 测试方法

　　竞争冒险的测试，主要是对时间延迟 t和干扰脉冲幅度Vp-p的测试 [1，3]。为对干扰脉冲全面认识，本文同时也对干扰脉冲宽度(简称干脉宽) tp、干扰脉冲1 0状态位置(简称干脉态) Vp1/Vp0进行了测试。

　　⑴将A、H端接入100 kHz TTL信号，B～G端接1态。示波器探极Y1、Y2分别接入 H、Z6端，反复调节示波器捕捉测试对象，测出时间延迟 t，即上升沿t≈75ns，下降沿t≈90ns。

　　⑵保持⑴测试条件和方法，只将探极Y2改接到Z7，测出干扰脉冲幅度V p-p。即上升沿Vp-p≈2.9V，下降沿 Vp-p≈2.6V。

　　⑶整合H，Z6，Z 7为完整的上升沿、下降沿竞争冒险波形(见图4) tp，Vp1/ Vp0参数标在图中。

　　3 竞争冒险的产生条件

　　3.1 干扰脉冲产生过程

　　在上升沿：当先到的H由0→1过渡上升了Vp-p≈1.9V为1态，此时的Z 6也在上升(约上升0.6V)但仍为0态，H、 Z6的异或使Z7由0变1;当后到的 Z6也由0→1过渡上升了Vp-p ≈3.3V为1态，此时H、Z6都为1态，它们的异或使 Z7由1回到0，所以Z7 的横亮线上瞬间产生出干扰脉冲。

　　时间延迟t≈75ns，干扰脉冲幅度 Vp-p≈2.9V，干脉宽tp ≈80ns，干脉态Vp1位置在H上升约1.9V处的垂线上，Vp0位置在Z6 上升约3.3V处的垂线上。根据干脉宽tp ，可知另一干脉态Vp0位置。