混合键合在3D芯片中扮演主角

芯片制造商正在继续争夺每一寸空闲的纳米空间，以继续缩小电路尺寸，但未来五年，一项涉及尺寸大得多（数百或数千纳米）的技术可能同样重要。

该技术称为混合键合，将两个或多个芯片堆叠在同一封装中。这使得芯片制造商能够增加其处理器和存储器中晶体管的数量，尽管晶体管的尺寸缩小正在普遍放缓，这曾经推动了摩尔定律。今年 5 月在丹佛举行的 IEEE 电子元件和技术会议（ECTC）上，来自世界各地的研究小组公布了该技术的多项改进，其中一些结果可能导致 3D 堆叠芯片之间的连接密度达到创纪录的水平：每平方毫米硅约有 700 万个连接。

英特尔公司的 Yi Shi 在 ECTC 会议上对工程师们说，由于半导体进步的新特性，所有这些联系都是必要的。摩尔定律现在受制于一种称为系统技术协同优化（STCO）的概念，根据这一概念，芯片的功能（如高速缓冲存储器、输入/输出和逻辑）将使用最适合每种功能的制造技术分别制造。然后再利用混合键合技术和其他先进的封装技术将这些子系统组装起来，使它们能像单个硅片一样正常工作。但是，这只有在高密度连接的情况下才能实现。

在所有先进封装技术中，混合键合技术提供的垂直连接密度最高。因此，它是先进封装行业中增长最快的领域，Yole 集团技术和市场分析师 Gabriella Pereira 说。根据 Yole 集团的预测，到 2029 年，整个市场规模将增长两倍多，达到 380 亿美元，届时混合键合技术将占整个市场的一半左右，尽管目前还只是一小部分。

在混合键合中，每个芯片的顶面上都有铜垫。铜的周围是绝缘层，通常是氧化硅，而焊盘本身则从绝缘层表面略微凹入。在对氧化物进行化学改性后，将两个芯片面对面压在一起，使每个芯片上的凹垫对齐。然后缓慢加热夹层，使铜在间隙中膨胀并熔化，从而将两个芯片连接起来。

1、混合键合从两个晶圆或一个芯片和一个晶圆相对开始。配合面覆盖有氧化物绝缘层和略微凹陷的铜垫，与芯片的互连层相连。

2、将硅片压在一起以在氧化物之间形成初始键。

3、然后缓慢加热堆叠的硅片，牢固地连接氧化物并扩展铜以形成电连接。

为了形成更牢固的键合，工程师们正在压平氧化物的最后几纳米。即使是轻微的凸起或弯曲也会破坏紧密的连接。铜必须从氧化物表面凹陷到恰到好处的程度。凹陷太多则无法形成连接。凹陷太少则会将晶圆推开。研究人员正在研究如何将铜的水平控制到单个原子层。晶圆之间的初始连接是弱氢键。退火后，连接变成强共价键。研究人员预计，使用不同类型的表面（如碳氮化硅，它有更多位置可以形成化学键）将使晶圆之间的连接更牢固。混合键合的最后一步可能需要几个小时，而且需要高温。研究人员希望降低温度，缩短工艺时间。尽管两片晶圆上的铜挤压在一起形成电连接，但金属晶粒边界通常不会从一侧跨越到另一侧。研究人员正试图使大的单晶铜晶粒跨越边界，以提高导电性和稳定性。

混合键合工艺既可以将单个尺寸的芯片连接到装满较大尺寸芯片的晶圆上，也可以将两个装满相同尺寸芯片的晶圆连接起来。Pereira 说，后一种工艺比前一种工艺更为成熟，部分原因是它在相机芯片中的应用。例如，欧洲微电子研究机构 Imec 的工程师已经创造了一些有史以来最密集的晶圆对晶圆键合，键合距离（或间距）仅为 400 纳米。但 Imec 的芯片对晶圆键合间距仅为 2 微米。

与目前生产的先进 3D 芯片相比，后者有了巨大进步，因为后者的连接间距约为 9 微米。与前代技术相比，这是一个更大的飞跃：焊料 "微凸点 "的间距只有几十微米。

"就现有设备而言，晶圆与晶圆之间的对准比芯片与芯片之间的对准更容易。法国研究机构 CEA Leti 的集成与封装科学负责人 Jean-Charles Souriau 说："大多数微电子工艺都是为完整晶圆制造的。但在 AMD 等公司的高端处理器中，片上晶圆（或晶粒到晶圆）技术大放异彩，该技术被用于在其先进的 CPU 和人工智能加速器中组装计算核心和高速缓冲存储器。

为了使这两种方案的间距越来越小，研究人员正致力于使表面更平整，使绑定的晶圆更好地粘在一起，并缩短整个过程的时间，降低其复杂性。如果能做到这一点，就能彻底改变芯片的设计方式。

不同方法的研究进展

最近进行的晶圆级（WoW）研究实现了从 360 纳米到 500 纳米的最紧凑间距，其中在平面度方面投入了大量精力。要以 100 纳米级的精度将两个晶圆粘合在一起，整个晶圆必须几乎完全平整。如果有丝毫的弯曲或翘曲，整块晶圆就无法连接。

压平晶圆是一种称为化学机械平坦化（CMP）的工艺。它对芯片制造至关重要，尤其是在生产晶体管上方的互连层时。

"Souriau 说："CMP 是我们必须控制的混合键合关键参数。在 ECTC 上展示的结果表明，CMP 又上了一个台阶，它不仅能使整个晶圆平整，还能减少铜垫之间绝缘层上仅有的纳米级圆度，以确保更好的连接。

其他研究人员则专注于确保这些部件足够牢固地粘在一起。为此，他们尝试使用不同的表面材料，如碳化硅代替氧化硅，并采用不同的方案对表面进行化学激活。最初，晶圆或芯片被压在一起时，它们是通过相对较弱的氢键固定在一起的，人们关心的是在进一步的加工步骤中，所有部件是否都能保持在原位。连接后，晶圆和芯片会在一个称为退火的过程中缓慢加热，以形成更强的化学键。这些化学键到底有多强--甚至如何找出这些化学键--是 ECTC 会议上的大部分研究课题。

最终的键合强度部分来自铜连接。退火步骤使铜在间隙中膨胀，形成导电桥。三星的 Seung Ho Hahn 解释说，控制间隙的大小是关键。膨胀太小，铜就不会熔合。膨胀太大，晶圆就会被推开。这是一个纳米级的问题，Hahn 报告了他对一种新化学工艺的研究，他希望通过每次蚀刻掉一个原子层来获得恰到好处的铜。

连接的质量也很重要。芯片互连中的金属不是单晶，而是由许多晶粒组成，这些晶粒朝向不同的方向。即使铜膨胀后，金属的晶粒边界通常也不会从一侧跨越到另一侧。这种跨越应该会降低连接的电阻并提高其可靠性。日本东北大学的研究人员报告了一种新的冶金方案，该方案最终可以生成跨越边界的大型单晶铜。「这是一个巨大的变化，」东北大学的副教授 Takafumi Fukushima 说。「我们现在正在分析其背后的原因。」

在 ECTC 上讨论的其他实验主要集中在简化键合过程上。有几项实验试图降低形成键合所需的退火温度--通常约为 300 摄氏度，以最大限度地降低芯片因长时间加热而受损的风险。来自应用材料公司的研究人员介绍了一种从根本上缩短退火所需时间（从数小时缩短到仅 5 分钟）的方法的研究进展。

目前，晶圆上芯片（CoW）混合键合对高级 CPU 和 GPU 制造商更有用：它允许芯片制造商将不同尺寸的芯片堆叠在一起，并在将每个芯片与另一个芯片绑定之前对其进行测试，从而确保不会因为一个有缺陷的部件而导致昂贵的 CPU 毁于一旦。

但是，CoW 具有 WoW 的所有困难，但却少有缓解困难的选择。例如，CMP 的设计目的是压平晶圆，而不是单个晶粒。一旦芯片从源晶圆上切割下来并经过测试，就很难再提高它们的接合准备程度了。

不过，英特尔公司的研究人员报告了间距为 3 微米的 CoW 混合键合技术，如前所述，Imec 公司的一个研究小组也成功地实现了 2 微米的间距，这主要是通过在转移的裸片仍附着在晶圆上时使其非常平整，并在整个过程中保持特别清洁。这两个小组都使用等离子体蚀刻技术来切割芯片，而不是使用专用刀片的常规方法。与刀片不同，等离子刻蚀不会导致边缘崩裂，从而产生可能影响连接的碎屑。它还允许 Imec 小组塑造模具形状，制作倒角，从而减轻可能破坏连接的机械应力。

ECTC 的几位研究人员表示，CoW 混合键合对未来的高带宽内存（HBM）至关重要。HBM 是在控制逻辑芯片上堆叠的 DRAM 芯片，目前有 8 到 12 个芯片。HBM 通常与高端 GPU 放在同一个封装内，对于处理运行大型语言模型（如 ChatGPT）所需的海啸式数据量至关重要。如今，HBM 芯片采用微凸块技术堆叠，因此每层之间都有由有机填充物包围的微小焊球。

但随着人工智能对内存的需求越来越高，DRAM 制造商希望在 HBM 芯片中堆叠 20 层或更多层。微凸块所占的体积意味着这些堆叠层很快就会过高，无法与 GPU 正常封装在一起。混合键合技术可以缩小 HBM 的高度，还能更容易地从封装中带走多余的热量，因为层与层之间的热阻更小。

在 ECTC 上，三星工程师展示了混合键合技术可以产生 16 层 HBM 堆栈。"三星公司的高级工程师 Hyeonmin Lee 说："我认为使用这种技术可以制造出超过 20 层的堆栈。其他新的 CoW 技术也有助于将混合键合技术引入高带宽内存。CEA Leti 的研究人员正在探索所谓的自对准技术，Souriau 说。这将有助于确保仅使用化学工艺就能实现良好的 CoW 连接。每个表面的某些部分将被制成疏水的，而某些部分将被制成亲水的，从而使表面能够自动滑入到位。

在 ECTC 会议上，来自东北大学和雅马哈机器人公司的研究人员报告了类似方案的研究成果，他们利用水的表面张力对 DRAM 实验芯片上 5μm 的焊盘进行对齐，精度超过 50nm。

混合键合的界限

研究人员几乎肯定会继续缩小混合键合连接的间距。台积电寻路系统项目经理 Han-Jong Chia 告诉 ECTC 的工程师，200 纳米的 WoW 间距不仅是可能的，而且是理想的。台积电计划在两年内推出一种称为背面功率传输的技术。(这种技术将芯片上庞大的功率传输互连线置于硅表面之下，而不是之上。根据台积电研究人员的计算，由于没有了这些电源导管，最上层可以更好地连接到更小的混合键合焊盘上。使用 200 纳米键合焊盘的背面功率传输将大大减少三维连接的电容，从而使能效和信号速度比使用 400 纳米键合焊盘时提高八倍之多。

Chia 认为，在未来的某个时刻，如果键合间距进一步缩小，那么 "折叠 "电路块，使其横跨两个晶片来构建，可能会变得切实可行。这样，现在电路块内的一些长连接就可以采用垂直捷径，从而有可能加快计算速度并降低功耗。

混合键合可能并不局限于硅。"CEA Leti 的 Souriau 说："如今，硅-硅晶圆的发展十分迅速，但我们也在寻求氮化镓与硅晶圆、玻璃晶圆...... 所有材料之间的混合键合。他所在的组织甚至展示了量子计算芯片的混合键合研究，其中涉及超导铌而不是铜的排列和键合。

Souriau 说：「很难说极限会是多少。事情发展得非常快。」