祖父时代的ADC已成往事：RF采样ADC给系统设计带来诸多好处

　　满足SFDR要求的AAF的频率响应如图7所示。此系统的实现不是不可能，但存在很多设计难题。带通滤波器涉及到大量器件，是最难实现的滤波器之一。器件选择非常重要，任何不匹配都会导致ADC输出中出现不需要的杂散(SFDR)。除了非常复杂以外，任何阻抗不匹配都会影响滤波器的增益平坦度。为了优化该滤波器设计以满足带通平坦度和阻带抑制要求，需要做相当多的设计工作。

　　图7. 图6所示前端的带通响应

　　虽然这种无线电设计的前端实现很复杂，但它确实有效，如图8中的SNR/SFDR性能与频率的关系曲线所示。

　　图8. 图6所示16位250 MSPS ADC设计的SNR/SFDR与频率的关系

　　205 MHz时的FFT如图9所示。然而，系统实现因为下列原因而变得复杂：X 滤波器设计。X FPGA必须提供专用I/O端口来捕捉LVDS数据(16对)，这会使PCB设计复杂化。X FPGA还需要留出一些处理能力来进行数字信号处理。

　　图9. 图6所示16位250 MSPS ADC设计在205 MHz时的FFT

　　RF采样ADC简化并加速设计

　　RF采样ADC方法采用过采样技术，然后抽取数据以改善动态范围。深亚微米CMOS技术提供的速度优势与高数字集成度能力相结合，开创了RF采样ADC的新纪元，它现在能执行大量重要处理，而不只是简单的模数转换。这些ADC拥有更多的数字电路，支持高速信号处理。

　　对系统设计人员来说，这意味着实现起来很简单，并可获得其它灵活性，而这在以前一直属于ASIC/FPGA领域。上面的无线电设计示例也可以利用RF采样ADC实现。AD9680 (14位、1GSPS JESD204B、双通道ADC)是一款新型RF采样ADC，而且还有其它数字处理能力。此ADC在全速率(1 GSPS)时的NSD约为67dBFS。现在还不用担心SNR，因为稍后就会知道。目标频段与之前相同，但关于RF采样ADC奈奎斯特区的频率规划要简单得多，如图10所示。这是因为该ADC的采样频率(1 GHz)是上述例子(250 MHz)的4倍。

　　图10. 采用1 GSPS ADC的50 MHz宽带无线电的频率规划

　　从频率规划可知，它实现起来要比图4所示简单得多。AAF要求也有所降低，如图11所示。这种方法的思想是使用简单的模拟前端设计，而把数字处理模块留在RF采样ADC内以执行繁重的信号处理。

　　图11. 1 GSPS ADC的AAF移植

　　过采样的好处是将该频率规划扩展到整个奈奎斯特区，即比250 MSPS奈奎斯特区大4倍的区域。这样就大大降低了滤波要求，一个简单的三阶低通滤波器就足够，而无需250 MSPS ADC方案所用的带通滤波器。采用RF采样ADC的简化AAF实现方案如图12所示。

　　图12. 包括放大器、抗混叠滤波器和1 GSPS ADC的前端设计

　　图13所示为低通滤波器响应性能。同时显示了带通滤波器以作比较。低通滤波器的带通平坦度更佳，而且就器件不匹配而言更容易管理。其阻抗匹配也更容易实现。此外，由于器件数量更少，系统成本也更低。简化的前端设计可缩短设计时间。

　　由于现代RF采样ADC集成了非常多的数字处理功能，因此数字处理可以在ADC内部高速进行。如上文所述，这样可以实现高功效和高I/O效率的设计。现在，系统设计人员可以利用其FPGA的未使用JESD204B收发器来服务来自其它RF采样ADC的数据，这些ADC已对数据进行处理(模数转换、滤波和抽取)。这样就可以高效使用FPGA资源，同时提高无线电设计的通道数。

　　图13. 250 MSPS ADC和1 GSPS ADC的AAF比较

　　利用DDC，ADC可以用作数字混频器来调谐至设计需要的任何中频。本例同样使用上述频率规划。采用¼抽取选项和实数混频来演示ADC性能，如图14所示。

　　图14. RF采样速率为1 GSPS，DDC设置为1/4抽取

　　在正常或全带宽模式下，AD9680的SNR约为66 dBFS至67 dBFS。当DDC处于工作状态且抽取比为¼时，还可以获得6 dB的额外处理增益[3]。这样可以确保动态范围性能保持不变。由于RF采样ADC以4倍原始采样速率采样，因此谐波会扩展(如图10所示)。RF采样ADC中的DDC确保抽取滤波器以数字方式衰减干扰信号。然而，属于目标频段内的谐波(更高阶或其它)仍会显示，因为DDC允许其通过。引起它的原因可以是放大器伪像或低通滤波器没有足够的衰减能力。低通滤波器可以根据系统要求重新设计，以满足其它杂散性能要求。

　　图15显示了1GSPS ADC的SNR/SFDR与输入频率的关系。数据清楚地表明，DDC的使用使得SNR提高6 dB (原因是处理增益)，SFDR也得到改善。在全带宽模式下运行时，SFDR通常受二次或三次谐波限制，而在DDC模式(¼抽取)下，限制因素为最差其它谐波。

　　图15. 图12所示14位1 GSPS ADC设计的SNR/SFDR与频率的关系

　　抽取输出的FFT如图16所示。使用DDC时，必须采取措施确保目标频段得到正确处理。本例中，NCO调谐至200 MHz，使得目标频段落在抽取奈奎斯特区的中央。DDC可以方便地消除频谱中不需要的频率。因此，FPGA的处理开销更低。

　　图16. 1/4抽取时1 GSPS ADC的205 MHz FFT;NCO调谐至200 MHz

　　作为对比，图17显示了AD9680在正常(全带宽)工作模式下的FFT。

　　图17. 全带宽模式下1 GSPS ADC的205 MHz FFT

　　通过这些图形可知，DDC除了能改善带内噪声性能之外，还能提供无干扰谐波的清洁频谱。由于DDC对数据进行滤波和抽取(至250 MSPS)，因此还会降低输出通道速率，这使得JESD204B串行接口具有更灵活的选项。系统设计人员可以选择高通道速率(较昂贵)、低I/O数FPGA或低通道速率(较便宜)、高I/O数FPGA。

　　结论

　　RF采样ADC为系统设计提供了独特的优势，而在几年前，这是无法实现的。业界期望加速基础设施的设计和实现，以便应对更高的带宽需求。设计时间和预算不断缩减，对可扩展、可重新配置、更多由软件驱动的架构的需求催生出新的设计范式。更高带宽的需求伴随着更高容量的需求。这就给FPGA I/O带来了更大的压力，而RF采样ADC可以利用内部DDC予以化解。