基于Stratix III的DDR3 SDRAM控制器设计

　1 引言

　　DDR3 SDRAM是由JEDEC（电子设备工程联合委员会）制定的全新下一代内存技术标准，具有 速度更快、功耗更低、效能更高以及信号质量更好等优点，对于解决高速系统(例如某些高速图 像处理系统)设计中由于存储器的处理速度和带宽所产生的瓶颈，改善和提高系统性能提供了更 好的解决方案。

　　本文在分析DDR3 SDRAM的特点和基本控制方式的基础上，给出了采用Altera公司最新的 ALTMEMPHY高速存储器接口方案设计的DDR3 SDRAM控制器，并在Altera公司的StratixIII系列 FPGA上完成了验证和实现。目前，使用该控制器的DDR3 SDRAM已经在某真三维立体显示器项目 中作为高速图像缓存得到了实际应用。

　　2 DDR3 SDRAM的特点

　　与上一代器件相比，DDR3内存技术仍然采用了在时钟的上升沿和下降沿同时进行数据传输 的基本方式，工作原理与控制方式基本相同，但又有着一些不同的新特点：拥有两倍于DDR2的 8bit预取（prefetch）能力；突发长度（Burst Length，BL）固定为8，且增加了突发突变（Burst Chop）模式；新增了重置（Reset）功能，可以使DDR3达到功耗最小的状态等[1]。

　　与其它SDRAM一样，DDR3 SDRAM的操作指令主要通过RAS（行地址选择）、CAS（列地址选择）、 WE（写使能信号）、CS（片选信号）以及CKE（时钟使能信号）的高低电平组合来实现。但基于 其自身特点，DDR3指令集内不但对原有的指令做了很多改动，同时也增加了一些新的指令，时 序方面也有一定的差别。

　　在读写操作方面，与DDR2一样，读操作时由内存给出一个与数据同步的DQS信号，它的边沿 与读数据一致；写操作时，控制器同样给出一个与数据同步的数据滤波信号DQS，它的边沿处于写数据当中．DDR3具有on-the-fly突发模式，允许用户在此模式下选择4或8的突发长度。图1 给出了DDR3内存典型的读／写操作时序图[2]。

　　3 DDR3 SDRAM控制器的设计

　　DDR3 SDRAM控制器的设计方法采用了Altera推荐的ALTMEMPHY+用户自定义控制器的结构。 与传统SDRAM控制器相比，此结构加入了ALTMEMPHY接口部分。ALTMEMPHY宏功能是Altera开发的 能够动态自校准的数据通路，允许用户在Stratix III等器件中快速建立物理层接口（physical layer interface），连接FPGA内部控制逻辑和外部存储器。使用ALTMEMPHY的的突出优点是可 以通过训练模式和校准功能来消除FPGA和存储器在制造工艺中的偏差。在工作过程中，它利用 跟踪机制来跟踪并补偿FPGA内部的电压或者温度变化，而且不会中断数据传输。DDR3 SDRAM控 制器的逻辑框图如图2所示，主要包括ALTMEMPHY和用户自定义控制器两部分。

　　为了简化内部逻辑设计，提高系统性能，控制器设计采用半速率方案。所谓半速率方案， 就是将双倍数据速率（DDR）转换为时钟频率减半，并且只在时钟上升沿进行数据采集的半数据 速率（HDR）。采用半速率方案后，内部逻辑频率为外部存储器接口频率的一半，但是内部数据 总线的宽度是外部数据总线宽度的4倍。在内部频率受限，外部引脚数给定时，半速率方案比全 速率方案支持的带宽加倍。