基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

　　其内部集成1 个整数N 分频的频率合成器,能输出所需的任何同步时钟;2 个参考输入端,方便选择是单端或者差分参考输入;1 个片上压控振荡器(VCO) ,使得VCO 集成与芯片内部,既节约了成本又使得电路设计简单方便; 3 对高至116GHz 的LVPECL 时钟输出和2 对高至800 MHz 的LVDS时钟输出,LVDS 时钟输出可为200 MHz 的两通道CMOS 输出,拥有灵活的时钟设计选择特性;另外还有可调延迟线和14 个时钟驱动器等。

　　AD9516 可设置3 种工作模式, 包括外部VCO、外部CL K 以及内部VCO ,本系统设计采用内部VCO ;通过REN_SEL 的不同接法,将参考输入频率工作模式确定为单端输入;L F 与CP 管脚通过外部环形滤波为VCO 提供反馈电压; LD 与STA TUS 管脚用来查询芯片是否锁定。

　　AD9516 的输出管脚选择是用户自己定义的,从结构图可知OU T0 和OU T1 、OU T2 和OU T3 、OU T4 和OU T5 这三对可以直接输出LVPECL 电平,且每对输出时钟是一样的。由于AD80141 和DAC5687 均可直接使用LVPECL 电平信号,考虑布局需要选择OUT0 与OUT0B、OUT1 与OUT1B、OUT 与OUT2B 三组,分别向ADC、DAC 提供两路125 MHz 与一路500 MHz 的LVPECL 电平采样时钟。而FPGA 工作所需要的时钟频率由ADC 与DAC 芯片采样时产生的随入时钟提供,以达到FPGA与ADC 与DAC 之间数据传输与处理同步。

　　考虑到时钟线传输距离以及AD80141 和DAC5687 均能直接使用差分信号,布线时决定采用差分走线。为了尽可能避免系统中衰减器高动态增益控制线之间的串扰,PCB 板定为8 层板结构。根据所选的板层结构,布线时经信号完整性仿真[2 ] 尽量优化信号质量,且采用100Ω 差分走线,两端进行100Ω 电阻匹配,差分时钟线走线时尽可能短且不打过孔,走PCB 表层,并加隔离带。

　　2.2 　AD9516 与MCU通信方式

　　AD9516 的寄存器数据配置是由单片机通过SPI 接口完成的,而MCU 模块是整个系统进行协调控制的中枢,它控制PCB 上各个芯片的数据配置及工作。由于系统芯片控制管脚很多, 单片机L PC2103 的全部32 个P 口直接与所有芯片连线控制,管脚不足,故此系统中AD9516 不能与单片机直接通信。对此采用FPGA 普通I/ O 口的对单片机进行管脚扩展,将单片机中配置各个芯片的引脚进行复用,即将FPGA 作为中介桥梁。

　　实现方法为:将单片机上两个普通I/ O 口(X0 、X1) 外加一组普通I/ O 口(W0 至W5) 连接到FP2GA 普通I/ O 口上,单片机编程时设定X0 、X1 脚用作选通开关功能,W0 至W5 脚用作数据读写等功能,而AD80141 (上下路) 、DAC5687 、AD9516 等芯片所需的数据脚及控制脚均连接到FPGA 普通I/ O口上。这样FPGA 内部就能用一组状态机程序通过X0 = 0 或1 、X1 = 0 或1 的四种不同组合分别将W0 至W5 这一组引脚分别选通连接至各个芯片,对他们进行数据读写及各种控制,实现有限引脚最多应用。这样通过MCU 设置X0 = 1 、X1 = 1 的组合可实现单片机通过FPGA 与AD9516 进行数据通信。具体示意图如图3 所示:

图3 　单片机整体配置方式

　　2.3 　AD9516 内部主要寄存器配置AD9516 的加载模式为串口同步加载,串行控制端允许对AD9516 所有寄存器的配置进行读/ 写,AD9516 串行控制可以配置为单一的双I/ O 引脚(SDIO) 或两个单向引脚( SDIO/ SDO) 模式,默认模式下,AD9516 为双端模式。本系统选择双端配置模式,串行接口为简单的SPI 接口,所用到的控制线为:数据读写线SDIO、加载时钟线SCL K、串行接口片选线CSB ,具体配置时序可见相关芯片资料。

　　AD9516 时钟输出涉及到的分频寄存器有: 用于PLL 产生稳定VCO 的R ,A 和B 寄存器、时钟输出分频寄存器、每对输出端口分频寄存器。PLL 的R、A 和B 这3 个寄存器需相互配合设置,VCO 才能工作在所需的频率范围内,否则将导致不能锁存锁相模块。其关系见式(1) :

　　其中P 为比例因子可选2 、4 、6 、8 、16 或32 ,这里选择16 较为合适。

　　时钟输出分频器可以设置为2 至6 中的任意整数,输出端口的每个分频器可选用1 至32 中的任意整数作为分频参数。设计时可以利用AD 公司官网上下载的辅助开发工具“AD9516_17_18 EvaluationSof tware”进行R、A、B 和各分频器的设置选择。

　　各除数值设计如下:由于外部参考晶振提供的参考频率f REF 为10 MHz ,故R 选1 满足要求;根据式(1) 以及需要输出125 MHz 和500 MHz 频率,A 选6 ,B 选9 ,使得VCO 工作于115GHz ;外加VCO 分频器设为3 ,输出端口寄存器DIVIDER0 取4 ,DI2VIDER1 取1 。将上述数据转化为十六进制数通过单片机写入AD9516 对应寄存器,即可最终得到OU T0 与OU T1 输出125 MHz , OU T2 输出500 MHz 的时钟频率。

　　3 　时钟的性能测试

　　3.1 　时钟抖动与相位噪声计算方法简介

　　此系统中前端最重要的是ADC 的采样,其性能对信号的后续处理有着重要的影响。除了本身的量化噪声及热噪声等噪声外,最主要的就是时钟的抖动对其采样产生的噪声了。

　　一般时钟抖动对信噪比( SNR) 的影响可用式(2) 来确定:

　　其中f 为模拟输入频率, t 为时钟抖动率。可以看出在确定模拟输入频率的情况下,时钟抖动值对SNR 有着决定性的影响。而时钟总的周期抖动是各种抖动平方和的平方根函数,见式(3) :