半导体材料与工艺：未来半导体架构、晶体管、材料的巨大变化

在先进工艺方面，finfet将在3nm(30埃)节点后某处耗尽动力，仍在这些节点上工作的三家晶圆厂——台积电、三星和英特尔，以及行业研究机构imec——正寻求某种形式的栅全能晶体管作为下一种晶体管结构，以获得对栅漏的更严格控制。
在此之后，这种方法可能至少在多个节点上有效，并可能进一步推广由imec开发的forksheet fet，这是一个中间步骤。(参见图1)然而，这些公司都使用不同的命名约定、时间轴和技术组合，这使得很难确定在任何特定时刻哪个公司拥有技术领先地位。
图1:N型和p型叉形片场效应晶体管对(左)和堆叠的纳米片场效应晶体管(右)。来源:imec
台积电业务发展高级副总裁Kevin Zhang说:“回顾过去，我们从双极器件起步，然后转向平面CMOS和3D finfet。”“现在我们正在转向纳米片栅极全能晶体管。但是晶体管的结构是会进化的。它不会是每一代或每一个节点，你必须引入一个新的架构，因为新的晶体管或架构需要很长很长时间。10多年来，我们一直在投资纳米薄片技术，以便有足够的信心将其引入2纳米节点。”
代工厂将尽可能延长现有技术，因为每一次改变都是昂贵的。除了由代工厂开发新的制造工艺外，它还需要对涉及制造设备的数百个工艺步骤进行微调。这里的关键指标是制造每个晶圆所花费的时间，这有助于成本和时间来获得足够的产量。每个步骤都需要改变从EDA工具(需要在每个代工厂的每个节点和半节点进行认证)到各种设备插入制造流程的精确时间。对于复杂的芯片，可以有多个插入点。这使得实际的时间表很难确定，而且晶圆代工厂可能不会推进到下一个技术节点，直到他们用尽现有技术的改进。
台积电(TSMC)是目前工艺的领导者，也是唯一一家处于领先地位的纯代工企业，该公司计划在2nm技术上转向GAA fet。台积电研发部高级副总裁Mii Yuh-jier在最近的一次展示会上表示，在相同功率的情况下，3nm的finfet将提供18%的速度提升，或在相同性能下降低34%的功率。使用纳米薄片后，速度将提高10%至15%，功耗降低25%至30%，密度增加1.1倍。他还指出，现有的设计规则将在N2阶段兼容，这将允许IP的重用。
英特尔将采用类似的方法，使用其版本的GAA FET，称为RibbonFET。英特尔同样表示，它在finFET技术上还有足够的改进，可以将finFET扩展到更多的节点上。
英特尔副总裁兼产品和设计生态系统实现总经理Rahul Goyal表示:“我们正在当前的生产节点上提供先进的finFET。“我们也在考虑下一代节点，它将在明年左右问世。然后，我们的最佳点——这是最先进的节点，我们相信我们可以有差异化——正在与几个客户进行开发。这将使我们进入2024年至2025年的时间框架，并更好地了解我们的客户需要什么，以及如何实现它。我们面临的挑战是确保我们在早期阶段与客户合作，以尽可能加快我们的学习，然后让我们的生态系统和合作伙伴为我们的客户服务。这个生态系统非常强大，多年来变得非常活跃。在这个生态系统中有大量的研发工作。”
与此同时，三星电子将推出被称为“多桥通道fet”的3nm GAA技术。该公司声称，与5纳米finFET相比，该技术可以减少45%的功耗，提高23%的性能，并减少16%的面积。下一代将减少高达50%的电力消耗，提高30%的性能，减少35%的使用面积。三星所宣扬的关键改进之一是可调节的通道宽度，这可以减少驱动信号所需的功率。
接下来是什么?
在GAA fet之后，技术的下一个革新可能会包括堆叠GAA fet，也被称为互补fet (CFETs)，高达50%的缩放。这一改变至少将纳米薄片扩展了几个节点。可以叠加多少层可能会决定这项技术的可扩展性。
Lam Research的计算产品副总裁David Fried说:“我们正在研究横向纳米线、纳米片，以及横向纳米线和纳米片在一定程度上的叠加，以实现未来几代技术的发展。”“每个人都喜欢查看先进设备的完整列表，查看垂直和横向设备和堆栈，但做出任何这些改变所需的投资都是如此重要，所以制造商最好在进行转型之前，确保他们至少能从一个重大转变中获得几个节点。你尽量不要一次一个节点做出这些决定。”
CFETs预计将在14埃(1.4nm)左右开始出现，或者不管实际数字是多少——目前还没有确定。CFETs已经在绘图板上超过十年了，被认为是从纳米片和叉片fet进化的一步。在CFETs中，net和pet导线堆叠成单线或双线结构，在限制栅极电流泄漏的同时，提供了面积和密度优势。这种泄漏就是为什么即使在设备关闭的情况下，电池仍会耗电或电力继续流动的原因。图2:cet结构。资料来源:Coventor，Lam Research旗下公司
反思一些基础知识
与过去不同的是，在过去，一个流程可以简化为数十亿个相同设计单元，而现在，终端用户要求针对特定应用程序提供更定制的解决方案。在某些情况下，这些是为内部使用而设计的，比如超大规模的数据中心。这就限制了行业对特定设计的学习，进一步减少了更小的体积。
更糟糕的是，其中一些设备被用于安全和关键任务的应用。因此，除了生产有限的数量外，还需要在更长的寿命中增加可靠性。
为此，正在制定一些有趣的战略来处理这些问题和有关问题。例如，与其期待设计中的每一个晶体管或互连线都能完美地工作——达到100%的成成率——这个想法是能够在芯片生命周期的任何时刻识别出哪些是坏的，哪些是坏的。这里的重点是韧性。在过去，这是通过冗余来实现的，通常的态度是晶体管是免费的。但是在异构设计中，这种方法太昂贵了，其中一些计算元素和内存是由不同的供应商创建的。
“有两个问题，”PDF Solutions的首席技术官Andrzej Strojwas说。“首先，你如何在很早的时候就确定电路不能工作?第二，如何构建可重构的互连?你可以使用有源电路来重新配置互连。标准的做法是在制造过程结束后进行测试然后烧保险丝。但如果你有内联的信息，通过电子束流扫描在低水平的金属层面，你可以更有效地做到这一点。粒度是不同的。”
当索尼在2000年推出基于IBM Cell处理器的Playstation 2时，它设计了6个核心，而实际上只需要5个核心。这种方法在当时被认为是革命性的。但可重构性让人们对从设计到制造过程中发生的事情有了全新的理解，包括实时分析，根据需要重新布线信号的能力，以及更精确地划分设计。
光刻技术也将经历一个重大而昂贵的转变。EUV在大约10年的延迟后被用于5nm的大规模生产，已经落后了。在3nm和2nm时，将再次需要多图形化，除非ASML——前沿光刻设备的唯一来源——能够推出高数值孔径EUV(高na EUV)，并且价格合理。高na EUV的孔径为0.55，而高na EUV的孔径为0.33，它使用变形透镜能够正确地打印晶圆边缘的特征。但并非所有金属层都需要高NA EUV，这意味着它可能会作为一个点工具集成到制造流程中，而不是一刀切。
另一个获得关注的战略是设计技术协同优化，它比过去更紧密地将前端设计与制造联系在一起。DTCO已经存在多年，但它只在最先进的节点上得到使用。
“在平面CMOS时代，设计师和技术可以预测节点的规模，”Synopsys硅工程集团产品营销总监Ricardo Borges说。“随着finfet的引入，这种直觉变得不那么可信了，finfet在混合中引入了一些新东西，使预测节点的特征变得更加困难。今天，有更多的种类和更多的架构需要探索。例如，在近期，我们将看到gate-全能技术的早期发布。除此之外，还有几种类型的设备、更多的晶体管架构、更多的材料和系统需要评估。在某种程度上，硅可能会被其他材料取代。我们已经看到了新的金属，比如未来的互联设备用的钌和钼，以及射频设备用的铋和锑，因为它们的电阻率更低。然后有一些特定的结构，imec称之为缩放助推器，这可能是一种新的过程技术，以减少模式方法的可变性。”
另一种方法是根本不扩展到最先进的节点。UMC和GlobalFoundries等铸造厂正在对成熟节点进行大量投资，这些节点正在使用替代方法来提高PPA。GlobalFoundries负责技术、工程和质量的高级副总裁格雷格·巴特莱特(Gregg Bartlett)说，目前使用的芯片有80%是在成熟节点上制造的，他预计随着先进封装、混合键合、芯片和更多领域特定设计的发展，这一数字将会增加。
不过，这并不会降低成熟节点的设计复杂性。巴特利特说:“我们从材料开始，然后设计芯片，而不是从终端市场开始，弄清楚他们想用设计做什么，以及哪些材料可以融入其中。”SOITEC公司拥有27种不同的SOI(绝缘体上硅)材料，它们具有不同厚度的盒子，不同厚度的硅，以及不同的晶体取向。理解为什么一种基质比另一种基质好是一个非常重要的考虑事项。这并不是因为材料的性质。因为当它被整合到系统层面的性能中时，你就会明白这是如何转化的。”
不同的选项
令人惊讶的是，在所有的过程节点上都发生了大量的研发，而不仅仅是在前沿。随着美国《芯片与科学法案》(CHIPS and Science Act)和欧洲《芯片法案》(European CHIPS Act)的通过，这些研究很可能会爆发，这两项法案将汇集超过1000亿美元的资金，用于各种相关领域的研究。
这包括用于多芯片和多模块/包通信的硅光子学，它已广泛用于数据中心内部连接服务器和存储。它将越来越多地用于越来越短的距离。光非常快，传输信号所需的能量非常少，产生的热量也非常少。但它也需要监测热波动，这可能会把信号推到滤波器范围之外，并检查波导中的任何粗糙度，这会影响信号。与电子不同，光子不喜欢角落，这是在芯片中构建光子技术的挑战之一。
巴特利特说:“对我们来说，我们希望能够模拟两种设备以某种形状或方式组合在一起，并能够模拟这两种设备的组合。”“EDA的人在后台做得很好。我们刚刚与一家EDA供应商就我们的45CLO平台(C、L和O是不同的波长波段，每一个损耗都不同)发布了公告，因为现在你们正在尝试做电光。这些都是行业的前沿领域，我们正努力为客户提供正确的设计工具。”
专业代工产品也在蓬勃发展。“强劲的晶圆需求使我们的晶圆厂满负荷运转，价格与整体营收的比例高于平均水平，”联华电子总裁王建新(Jason Wang)在最近的财报电话会议上表示。非易失性存储器、电源管理、RF-SOI和OLED显示驱动器等SoC技术是5G、AIoT和汽车领域的必要应用。我们专注于专业技术的战略是成功的，现在这为我们贡献了超过一半的晶圆收入。”王指出，汽车的持续电气化也是未来增长的催化剂。
其他选项
也许最大的变化来自于封装选择和Chiplet方式。有许多方法可以将不同的部分组合在一起，包括在最先进的节点上开发的数字逻辑与其他逻辑、模拟以及在成熟节点上开发的各种类型的存储器的混合。事实上，随着设计变得越来越异构，并为特定的应用程序和用例定制，对它们添加更大的灵活性的需求也越来越大。
Flex Logix的销售、营销和解决方案架构副总裁Andy Jaros说:“我们采访的一个客户有一个非常复杂的中断控制器。“他们需要预测客户在启动芯片时可能出现的所有不同排列，包括与外部世界连接或可用的外设，他们试图在软件控制下做到这一点。他们发现无论他们如何配置它或者中断控制器有多复杂，中断控制器都不受支持。这就是嵌入式FPGA发挥作用的地方。您可以有一个更简单的中断控制器，并且该中断控制器是针对每个客户专门设计的。因此，现在您不必预测每一个潜在的启动情况或启动序列或组合变化。基本上，当客户需要它时，你生成一些新的RTL，并将其放入客户的排序需求中。”
混合和匹配各种成分和过程也会产生一些意想不到的结果。考虑混合焊接，它提供了一种比焊接更直接的方式来连接不同的组件。
Brewer Science的晶圆级加工事业部执行董事Kim Yess说:“由于焊料的缓慢温度过程，这限制了他们想要做的很多下游应用。”“我们也发现，有些客户在进行焊锡球集成时，遇到了非常严重的变形或断裂问题，因此他们现在考虑采用混合焊接。这将比真正的异质整合更快。”
铜到铜的混合键是最远的，但工作正在进行中使用介质的键合。布鲁尔科学公司(Brewer Science)的科学家白东顺(Dongshun Bai)表示:“我们正在与聚合物介电材料并行工作，以实现同样的目的。”“它仍处于早期发展阶段。”混合粘接的另一个优点是它减少了粘接中的应力点，这些应力点会导致焊料球出现裂纹，特别是在边角处。“我们已经听说了一些重大的挑战，比如横向对齐，”白说。“如果校准小于2微米，他们可能会有一些问题。如果微凸连接变得更小，稳定性将是一个问题。”
未来
与过去不同的是，当整个芯片行业都步调一致地走向下一个进程节点时，有许多可能的途径在考虑之中。现有的节点可以使用曲线掩模形状在掩模上更精确地打印特征。D2S首席执行官藤村昭说:“今天，即使你画一个圈，它在口罩上也会变形。”“要想每次都能做到一致，它必须要大得多，而那是没有用的。所以你必须走到生存能力的边缘，根据定义，它几乎是变化的，因为要可靠，它必须更大。但你的工作是让它尽可能小。”
这就是曲线遮罩的位置。使用多波束电子束，掩模形状可以更准确地打印出来，基本上可以关闭为解释这些不准确性而创建的空白。如果操作正确，这些技术可以帮助扩展节点。
如果这还不够，目前正在进行的有关碳纳米管FET的2D材料的开发工作，已经进入了所有领先代工厂的雷达范围。这些结构是否真的会在主流应用中实现，在特殊芯片中实现，或者根本就不存在，还有待观察。在继续研究使用特殊材料的不同晶体管结构的同时，领先的代工厂正在寻求架构和先进封装作为可能的途径，无论是否有OSAT的帮助。
可以肯定的是，竞争不是在减弱，而是在升温，这场竞赛正在以尽可能低的成本和最大的可靠性快速“大规模定制”半导体。现在的问题是，哪条道路是最好的，这还有待证明。