IBM发布全球首个2nm芯片

发布人：wxhxkj01 时间：2021-06-07 来源：工程师发布文章

我们都知道，其实霍尔元件的制作工艺是比较低端的，属于很简单的芯片。而一些高端的芯片，比方说小米11使用的骁龙888，已经在使用5nm的工艺，芯片巨头已经可以量产3nm芯片工艺，而另外一家科技巨头英特尔则刚刚宣布，英特尔的2nm制作水平。

据报道，目前担任IBM混合云研究副总裁的Mukesh Khare带领其完成了2纳米技术的突破。（如果Khare真正从事半导体研究，那么这个头衔就显得很愚蠢）。资料显示，Khare在1999年到2003年间，从事90纳米SOI工艺的开发，该工艺将Power4和Power4 +推向市场，他随后又负责了65纳米和45纳米SOI的推进，这些技术被Power5和Power6采用；之后他对对用于Power7的32纳米技术进行了研究，然后研究了在Power8上使用的22纳米工艺中使用的高k /金属栅极技术。然后Khare继续担任奥尔巴尼纳米技术中心的半导体研究总监。

首先，在这个芯片上，IBM用上了一个被称为纳米片堆叠的晶体管，它将NMOS晶体管堆叠在PMOS晶体管的顶部，而不是让它们并排放置以获取电压信号并将位从1翻转为零或从0翻转为1。这些晶体管有时也称为gate all around或GAA晶体管，这是当前在各大晶圆厂被广泛采用的3D晶体管技术FinFET的接班人。从以往的介绍我们可以看到，FinFET晶体管将晶体管的源极和漏极通道拉入栅极，而纳米片将多个源极和漏极通道嵌入单个栅极以提高密度。

IBM表示，其采用2纳米工艺制造的测试芯片可以在一块指甲大小的芯片中容纳500亿个晶体管。

在IBM的这个实现方案下，纳米片有三层，每片的宽度为40纳米，高度为5纳米。（注意，这里没有测量的特征实际上是在2纳米处。因为这些术语在很大程度上是描述性的，而不是字面意义的，这令人发指。可以将其视为如果栅极仍为平面则必须具有的栅极尺寸，但却不是平面的，我想可能是这样。）如果您在上表的右侧看，那是一张纳米片的侧视图，显示出它的侧视图，其间距为44纳米，栅极长度为12纳米，Khare认为这是其他大多数晶圆代工厂在2纳米工艺所使用的尺寸。

2纳米芯片的制造还包括首次使用所谓的底部电介质隔离（bottom dielectric isolation），它可以减少电流泄漏，因此有助于减少芯片上的功耗。在上图中，那是浅灰色的条，位于中部横截面中的三个堆叠的晶体管板的下面。

IBM为2纳米工艺创建的另一项新技术称为内部空间干燥工艺（inner space dry process），从表面上看，这听起来不舒服，但实际上这个技术使IBM能够进行精确的门控制。

在实施过程中，IBM还广泛地使用EUV技术，并包括在芯片过程的前端进行EUV图案化，而不仅是在中间和后端，后者目前已被广泛应用于7纳米工艺。重要的是，IBM这个芯片上的所有关键功能都将使用EUV光刻技术进行蚀刻，IBM也已经弄清楚了如何使用单次曝光EUV来减少用于蚀刻芯片的光学掩模的数量。

这样的改善带来的最终结果是，制造2纳米芯片所需的步骤要比7纳米芯片少得多，这将促进整个晶圆厂的发展，并可能也降低某些成品晶圆的成本。这是我们能看到的。

最后，2纳米晶体管的阈值电压（上表中的Vt）可以根据需要增大和减小，例如，用于手持设备的电压较低，而用于百亿超级计算机的CPU的电压较高。

IBM并未透露这种2纳米技术是否会采用硅锗通道，但是显然有可能。

与当前将使用在Power10芯片的7纳米制程相比，这种2纳米制程有望将速度提高45％或以相同速度运行，将功耗降低75％。

现在，我们知道您在想什么。首先，Power11芯片会使用这种2纳米工艺吗？其次，这之后到底会发生什么？1纳米工艺似乎几乎是不可能的，不是吗？

让我们再谈一遍Power路线图。Power10为7纳米，并且考虑到Power和z服务器业务的保守性和遗留的特性（正在对处理器进行三年更新），已经在设计中的Power11和正在白板中的Power12在有5纳米和3纳米节点可以使用时，似乎并没有必要先冲到2纳米。Khare也预计将在2024年底准备生产。Power11应该在2023年左右的某个时候出现，并且应该采用成熟的5纳米工艺，这意味着它将相对便宜。（比起采用4纳米，3纳米或2纳米工艺更便宜，这是相对的部分。）

Khare说：“我认为没有一堵墙是我们无法突破的，我会说还有更多的突破正在酝酿之中，随着技术的成熟，我们将分享越来越多的突破。”这是一个不错的措辞。“我没有看到一堵墙，我看到了很多机会和很多可以创新的东西，我们可以不断创新。”他补充说。

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